去耦电容器电路系统技术方案

本公开的实施例涉及去耦电容器电路系统。提供了具有去耦电容器电路系统的集成电路。该去耦电容器电路系统可以包括符合密度准则的结构。符合密度准则的结构可以被联接至由电源线驱动的金属路径。以此方式联接符合密度准则的虚设结构可以增加去耦电容器电路系统的每单位面积的电容。以此方式联接符合密度准则的虚设结构可以屏蔽去耦电容器以免受附近噪声信号源的影响。

【技术实现步骤摘要】
去輔电容器电路系统相关串请的交叉引用本申请要求2011年7月I日提交的美国专利申请No. 13/175，724的优先权，在此通过引用整体并入该申请。
本公开总体涉及集成电路，并且更具体而言，涉及具有去耦电容器的集成电路。
技术介绍
去耦电容器经常用于帮助提供更为稳定的电源电压给集成电路上的电路系统。去耦电容器将直流(DC)电源线上的高频噪声旁路至接地电源线，从而防止噪声到达被加电的电路部件。在需要电源在各种操作模式之间切换的情形中，充足的去耦电容可以用作减小模式切换事件期间电源电压中的非期望骤降的幅度的能量储备。集成电路设计中的发展要求电源供应稳定的功率以供集成电路以高数据速率和时钟速度操作。这要求增加每单位集成电路面积的去耦电容的量。大的去耦电容会占用集成电路上的过多的宝贵表面面积。为了满足现代工艺的严格的多晶硅密度要求，每个去耦电容器包括紧邻其多晶硅栅极的虚设多晶硅结构。多晶硅栅极连接至电源线，而虚设多晶硅结构与操作的电路系统电学断开(即，虚设多晶硅结构并非被有源驱动至任何特定电压电平)。包括在该布置中形成的多个去耦电容器阵列块的集成电路可以具有由去耦电容器电路系统占据的可用裸片空间的大部分。
技术实现思路
集成电路可以包括去耦电容器电路系统(有时称为“decap”电路系统)。去耦电容器电路系统可以用于减少在电源线上存在的电源噪声的量。去耦电容器电路系统可以形成有虚设多晶硅结构以满足工艺密度要求。虚设多晶硅结构可以用于增加每个去耦电容器的电容。可以按去耦电容器的分组(有时称为块)来组织去耦电容器。每个块中的去耦电容器可以布置为具有多个行和列的去耦电容器的阵列。去耦电容器块可以具有不同的大小和形状，并且可以表现出不同的电容值。集成电路中的每个去耦电容器可以具有源极-漏极区、导电栅极结构和相关联的虚设结构。栅极结构可以连接至第一电源端子。第一电源端子可以被偏置到正电源电压或接地电源电压。源极-漏极区中的至少一个可以耦合至第二电源端子。第二电源端子可以被偏置到正电源电压或接地电源电压。相关联的虚设结构可以形成为与导电栅极结构相邻且平行，使得每个源极-漏极区介于栅极和至少一个虚设结构之间。虚设多晶硅结构的大小和形状可以变化。可以通过金属、多晶硅或其他导电材料形成导电栅极结构和虚设结构。虚设结构中的一些或全部可以耦合至第二电源端子。虚设多晶硅结构中的一些或全部可以耦合至源极-漏极区中的至少一个。以此方式布置，耦合至第二电源端子的虚设多晶硅结构可以用于增加该去耦电容器的电容(例如在栅极结构和耦合到电源端子的相关联的虚设结构之间可以形成并联电容)。单独的虚设结构还可以提供对每个去耦电容器的屏蔽，使得每个去耦电容器与干扰、耦合机制和其他非期望的噪声源隔离。本专利技术的又一些特征及其本质和各种优势将通过所附附图和下面的具体描述变得更为明显。附图说明图1是根据本专利技术的一个实施例的具有去耦电容器电路系统的示例性集成电路的顶部布局图。图2是根据本专利技术的一个实施例的具有符合密度准则(density-compliance)的结构的去稱电容器的顶部布局图。图3至图6是示出根据本专利技术的一个实施例的去耦电容器的顶部布局图。图7是根据本专利技术的一个实施例的示例性去耦电容器的截面侧视图。图8是示出与根据本专利技术的一个实施例的去耦电容器相邻形成的晶体管的图。图9是根据本专利技术的一个实施例的图8的截面侧视图。图10是根据本专利技术的一个实施例的不出与图8和图9的电路系统相关联的寄生电容的示意图。具体实施例方式本专利技术的一些实施例涉及具有去耦电容器电路系统的集成电路。集成电路包括使用外部电源供电的片上电路系统。外部电源可以用于使用电源电压对集成电路供电。一般期望将电源电压维持在恒定电压电平。从电源汲取的功率的量在集成电路的正常操作期间可以变化。为了适应这类改变的功率需求同时维持恒定电源电压电平，集成电路可以包括去耦电容器电路系统。去耦电容器电路系统可以用作提供瞬态电流汲取的本地能量存储储备。使用去耦电容器电路系统提供电流可以减少电源噪声。图1显示了包括诸如数字/模拟电路系统和控制电路系统4之类的内部电路系统的集成电路。集成电路10可以包括存储器芯片、数字信号处理电路、微处理器、专用集成电路、可编程集成电路或其他适合的集成电路。如图1所示，集成电路10可以包括诸如去耦电容器块8之类的去耦电容器块。去耦电容器块8可以均包括电容器阵列。如图1所示，具有变化的配置的去耦电容器块8(例如不同大小和形状的去耦电容器块8)可以在器件10上形成。去耦电容器块8还可以通过不同类型的电容器(例如薄氧化物电容器和厚氧化物电容器)的组合形成。去耦电容器块8可以在许多位置中形成(例如，与I/O电路系统6相邻，作为I/O电路系统6的构成部分，与对电源变化敏感的电路4相邻，或者在器件10上的任何期望位置处)。如果期望，则可以在器件10上形成数十或数百去耦电容器阵列块8。去耦电容器块8可以用于减少器件10上的相应位置处的电源变化。例如，考虑外部电源供应1. 2V正电源电压给器件10的情形。器件10可以包括以高数据速率(例如大于IGbps的数据速率)操作的通信电路系统4。在空闲模式期间，通信电路系统4可以从电源汲取O. 5A的电流(作为一个示例)。在传输模式期间，通信电路系统可以从电源汲取0.7A的电流。在从空闲模式至传输模式的模式切换期间，与器件10上的通信电路系统4相邻定位的去耦电容器块8可以用于提供O. 2A的电流(O. 7-0. 5)，使得通信电路系统8接收1.2V的恒定正电源电压。考虑正电源经历瞬态电压毛刺的另一情形。去耦电容器块8可以通过提供瞬态电流给内部电路系统4使得在电路系统4的本地电源端子处接收的正电源电压保持恒定为1. 2V(作为一个示例)来抑制或吸收该毛刺。用于维持恒定电源电压并同时供应期望电流汲取的去I禹电容器电路系统8可以称为镇流电路(ballasting circuit)。在器件10上形成的去耦电容器块8可以具有大的尺度。例如，单个去耦电容器阵列8可以经测量达400 μ mX 200 μ m并且可以具有100或更多个、1000或更多个、或者10000 或更多个单独的电容器单元。现代集成电路中的去耦电容器电路系统8的大小可以占据可用裸片面积的相当大的百分比(例如从3%至15%或更多)。在器件10上形成的去耦电容器块8可以包括薄氧化物去 耦电容器、厚氧化物去耦电容器或其他合适去耦电容器的任何合适组合。例如，靠近由高电源电压供电的电路系统 (例如I/O电路系统6)的去耦电容器块8可以包括比薄氧化物去耦电容器(如果存在) 更多的厚氧化物去耦电容器，而靠近由低电源电压供电的电路系统(例如数字电路系统4) 的去耦电容器块8可以包括比厚氧化物去耦电容器(如果存在)更多的薄氧化物去耦电容器。由去耦电容器电路系统占据的面积的相当大的部分被保留用于虚设多晶硅结构。 在常规去耦电容器中，这些虚设多晶硅结构仅用于满足针对给定工艺的多晶硅密度要求。 在正常集成电路操作期间，常规去耦电容器中的虚设多晶硅结构未被偏置到任何指定电压电平并且与金属布线(通过该金属布线传递电源电压)电隔离。图2是具有邻近电路系统的、符合密度准则的结构的示例性薄氧化物去耦电容器 100的顶部布局图。针对本文档来自技高网...

【技术保护点】
一种集成电路，包括：第一端子和第二端子；半导体衬底；在所述半导体衬底上的绝缘体层；在所述绝缘体层上的导体，配置成用作集成电路电容器的第一导电结构，其中所述导体电耦合至所述第一端子；以及至少一个符合密度准则的结构，电耦合至所述第二端子并且配置成用作所述集成电路电容器的第二导电结构。

【技术特征摘要】
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【专利技术属性】
技术研发人员：C·H·库尔，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：