半导体器件及其操作方法技术

本发明专利技术公开了一种半导体器件，所述半导体器件包括：第一操作电路，所述第一操作电路被配置成通过将列地址和页地址相加来产生相加数据，并输出通过将相加数据除以设定值所获得的余数作为种子数据；掩蔽数据输出电路，所述掩蔽数据输出电路被配置成输出与各个种子数据相对应的掩蔽数据；以及第二操作电路，所述第二操作电路被配置成通过对掩蔽数据和与列地址和页地址相对应的编程数据执行逻辑操作来产生随机数据。

【技术实现步骤摘要】
半导体器件及其操作方法相关申请的交叉引用本申请要求2011年10月4日提交的申请号为10-2011-0100713的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的实施例涉及一种半导体器件及其操作方法，更具体而言，涉及一种随机数据发生器和利用随机数据发生器产生随机数据的方法。
技术介绍
半导体器件包括输入/输出（I/O）电路，所述输入/输出（I/O）电路被配置成接收外部编程数据和将储存在存储器单元阵列中的数据向外部输出；列选择器，所述列选择器被配置成将编程数据顺序输入到页缓冲器；以及页缓冲器，所述页缓冲器被配置成在控制器的控制下，将接收到的编程数据传送到位线。以下将简单地描述如上配置的半导体器件的编程操作。将外部编程数据传送到响应于列地址而选中的页缓冲器。当将传送到页缓冲器的编程数据加载到位线中时，在位线之间存在电位差。当将编程电压供应到选中的字线时，选中的存储器单元响应于编程电压和位线的电位而被编程。此外，随着半导体器件的集成度增加，存储器单元阵列中所包括的存储器单元的数目增加，但是存储器单元之间的间距变窄。这在输入特定模式的编程数据时会增加存储器单元之间的干扰。例如，在存储器单元阵列的多个存储器单元之中，如果将数据集中地储存在位于特定区域中的存储器单元中，而位于另一个区域中的存储器单元维持擦除状态，则在存储器单元阵列内出现电场之间的差。电场之间的差会增加存储器单元之间的干扰，并破坏保持特性，由此降低半导体器件的可靠性。因此，正研究通过将外部编程数据随机化，而不以输入的顺序将外部编程数据编程到存储器单元中来减小存储器单元阵列的电场之间的差。在这种技术中，由于主要利用列地址来产生随机数据，半导体器件在利用列地址随机化方面可能存在限制。
技术实现思路
本专利技术的示例性实施例涉及一种半导体器件，所述半导体器件通过利用列地址和页地址产生随机数据，而在编程操作中具有改善的随机比。在本专利技术的一个实施例中，一种半导体器件包括：第一操作电路，所述第一操作电路被配置成通过将列地址和页地址相加来产生相加数据，并输出通过将相加数据除以设定值所获得的余数作为种子数据；掩蔽数据输出电路，所述掩蔽数据输出电路被配置成输出与将各个种子数据随机化相对应的掩蔽数据；以及第二操作电路，所述第二操作电路被配置成通过对掩蔽数据和与列地址和页地址相对应的编程数据执行逻辑操作来产生随机数据。在本专利技术的另一个实施例中，一种半导体器件包括：存储器单元阵列，所述存储器单元阵列包括以列线和行线布置的多个存储器单元；页缓冲器，所述页缓冲器与存储器单元阵列的列线耦接；随机数据发生器，所述随机数据发生器被配置成通过对用于选择列线的列地址和用于选择行线的页地址执行第一逻辑操作来产生种子数据，并通过对与列地址和页地址相对应的编程数据和与各个种子数据相对应的掩蔽数据执行第二逻辑操作来产生随机数据；以及列选择器，所述列选择器被配置成响应于列地址而将随机数据传送到页缓冲器。在本专利技术的另一个实施例中，一种操作半导体器件的方法包括以下步骤：将列地址和页地址相加；利用通过将相加的值除以设定值所获得的余数来产生种子数据；输出与各个种子数据相对应的掩蔽数据；通过对掩蔽数据和与列地址和页地址相对应的编程数据执行逻辑操作来产生随机数据；以及利用随机数据执行编程操作。附图说明图1是说明根据本专利技术的一个示例性实施例的半导体器件的框图；图2是说明图1中所示的随机数据发生器的一个示例性实施例的框图；图3是说明图1中所示的随机数据发生器的另一个示例性实施例的框图；以及图4是说明根据本专利技术的一个示例性实施例的编程方法的流程图。具体实施方式在下文中，将参照附图来详细地描述本专利技术的一些示例性实施例。提供这些附图以允许本领域技术人员理解本专利技术的实施例的范围。图1是说明根据本专利技术的一个示例性实施例的半导体器件的框图。参见图1，半导体器件包括：存储器单元阵列110；电路组（130、140、150、160、170、180以及190），所述电路组被配置成对存储器单元阵列110中包括的存储器单元执行编程操作、读取操作或擦除操作；以及控制器120，所述控制器120被配置成控制电路组（130、140、150、160、170、180以及190）以便基于输入数据设定选中的存储器单元的阈值电压。在NAND快闪存储器件的情况下，电路组包括电压发生器130、行译码器140、页缓冲器组150、列选择器160、随机数据发生器170、I/O电路180以及通过/失败（P/F）检查电路190。存储器单元阵列110包括多个存储块。在图1中示出了存储块中的一个。存储块包括多个存储串ST。存储串ST具有相同的配置。每个存储串ST包括与公共源极线CSL耦接的源极选择晶体管SST、多个存储器单元F0至Fn、以及与位线BL耦接的漏极选择晶体管DST。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储器单元F0至Fn的栅极与各个字线WL0至WLn耦接，以及漏极选择晶体管DST的栅极与漏极选择线DSL耦接。存储串ST与各个位线BLe和BLo耦接，并共同与公共源极线CSL耦接。控制器120响应于命令信号CMD而内部地产生编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，并且还根据操作的类型产生用于控制页缓冲器组150的页缓冲器PB的控制信号PBSIGNALS。此外，控制器120响应于地址信号ADD，在内部产生列地址信号CADD和包括页地址PADD的行地址信号RADD。响应于行地址RADD来选择存储器单元阵列110中所包括的多个存储块中的一个，响应于页地址PADD来选择选中的存储块的页，以及响应于列地址CADD而选择页缓冲器组150中的页缓冲器PB。此外，在编程或擦除验证操作中，控制器120响应于从P/F检查电路190产生的检查信号PFS，来检查选中的存储器单元的阈值电压是否达到了目标电压。控制器120根据检查的结果，来判定是否再次执行编程或擦除操作、是否终止编程或擦除操作、或编程或擦除操作是否已经失败。电压供应电路（130和140）响应于控制器120的信号PGM、READ、ERASE以及RADD，将供存储器单元的编程操作、读取操作或擦除操作用的电压，供应到选中的存储块的漏极选择线DSL、字线WL0至WLn以及源极选择线SSL。电压供应电路包括电压发生器130和行译码器140。电压发生器130响应于控制器120的操作信号PGM、READ以及ERASE，而将用于编程、读取以及擦除存储器单元的操作电压输出到全局线。例如，如果存储器单元要被编程，则电压发生器130将用于编程的操作电压Vpgm和Vpass输出到全局线。行译码器140响应于控制器120的行地址信号RADD，将电压发生器130的操作电压Vpgm、Vpass以及Vread传送到选中的存储块的局部线DSL、SSL以及WL[n:0]。页缓冲器组150在控制器120的控制下，检测存储器单元的编程状态或擦除状态。页缓冲器组150包括页缓冲器PB，每个页缓冲器PB与位线BLe和BLo耦接。页缓冲器组150响应于控制器120的页缓冲器信号PBSIGNALS而将用于将数据储存在存储器单元F0至Fn中的电压供应到位线BLe和BLo。具体地，，页缓冲器组150在对存储器单元F本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一操作电路，所述第一操作电路被配置成通过将列地址和页地址相加来产生相加数据，并输出通过将所述相加数据除以设定值所获得的余数作为种子数据；掩蔽数据输出电路，所述掩蔽数据输出电路被配置成输出与各个种子数据相对应的掩蔽数据；以及第二操作电路，所述第二操作电路被配置成通过对所述掩蔽数据和与所述列地址和所述页地址相对应的编程数据执行逻辑操作来产生随机数据。

【技术特征摘要】
2011.10.04 KR 10-2011-01007131.一种半导体器件，包括：第一操作电路，所述第一操作电路被配置成通过将列地址和页地址相加来产生相加数据，并输出通过将所述相加数据除以设定值所获得的余数作为种子数据；掩蔽数据输出电路，所述掩蔽数据输出电路被配置成输出与各个种子数据相对应的掩蔽数据；以及第二操作电路，所述第二操作电路被配置成通过对所述掩蔽数据和与所述列地址和所述页地址相对应的编程数据执行逻辑操作来产生随机数据。2.如权利要求1所述的半导体器件，其中，所述第一操作电路包括：锁存器，所述锁存器被配置成储存所述页地址；以及加法器，所述加法器被配置成将储存的所述页地址与所述列地址相加。3.如权利要求2所述的半导体器件，还包括操作模式改变电路，所述操作模式改变电路被配置成根据所述半导体器件的操作模式，来改变要传送到所述锁存器的所述页地址。4.如权利要求3所述的半导体器件，其中，所述操作模式改变电路响应于第一选择信号和第二选择信号，在所述半导体器件的随机模式下，没有变化地传送所述页地址，在所述半导体器件的安全模式下，将特定安全码与所述页地址相加，并传送相加的页地址，在所述半导体器件的图形模式下，无论所述页地址如何地传送储存的地址，以及在所述半导体器件的移位模式下，将所述页地址移位并传送移位的页地址。5.如权利要求1所述的半导体器件，其中，所述掩蔽数据输出电路包括线性反馈移位寄存器以输出与各个种子数据相对应的所述掩蔽数据。6.如权利要求1所述的半导体器件，其中，所述第二操作电路包括异或操作电路，所述异或操作电路用于通过对所述掩蔽数据和所述编程数据执行异或操作来产生所述随机数据。7.如权利要求1所述的半导体器件，其中，所述设定值响应于所述掩蔽数据的比特数目来确定。8.一种半导体器件，包括：存储器单元阵列，所述存储器单元阵列包括沿列线和行线布置的多个存储器单元；页缓冲器，所述页缓冲器与所述存储器单元阵列的列线耦接；第一操作电路，所述第一操作电路被配置成通过将列地址和页地址相加来产生相加数据，并输出通过将所述相加数据除...

【专利技术属性】
技术研发人员：全泰昊，朴元善，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：