封装结构及其制法制造技术

一种封装结构及其制法，该封装结构包括置晶垫、迹线、电性接点、第一电镀层、第二电镀层、第三电镀层、半导体芯片、封装材料及防焊层，该迹线的厚度小于该电性接点的厚度，该第一电镀层形成于该迹线与该电性接点的一表面上，该第二电镀层形成于该电性接点与该置晶垫的另一表面上，该第三电镀层形成于该迹线的另一表面上，该半导体芯片设于该置晶垫上，该封装材料包覆该半导体芯片、第一电镀层、迹线的部分侧表面与电性接点的部分侧表面，该防焊层覆盖该第三电镀层、封装材料、迹线的部分侧表面与电性接点的部分侧表面。本发明专利技术除了可避免该迹线与电性接点的焊料桥接，还能够使该防焊层不易产生会导致爆米花效应的气泡。

【技术实现步骤摘要】

本专利技术有关于一种封装结构及其制法，尤指一种四方扁平无导脚的封装结构及其制法。
技术介绍
随着半导体封装技术的演进，除了传统打线式(wire bonding)半导体封装技术以外，目前的半导体封装结构已经发展出多种封装型态，例如四方扁平无导脚(Quad FlatNo-lead，简称QFN)半导体封装结构，其通过直接将半导体芯片接置于一导线架或承载板上并加以打线，再以封装材料包覆该半导体芯片与焊线，并于封装结构底部露出做为连接外部电子装置的电性接点。此种半导体封装结构能缩减整体体积并提升电性功能，遂成为一种封装的趋势。 请参阅图1A，现有四方扁平无导脚半导体封装结构的剖视图。如图所示，传统如第6，238，952,6, 306，685,6, 700，188、或7，060，535号美围专利所揭露的四方扁平无导脚半导体封装结构将其部分的线路层做为迹线(trace) 11，而另一部份的线路层做为电性接点(terminal) 12，然而，由于迹线11与电性接点12之间的距离通常很小，所以很容易发生焊料13桥接(solder bridge)的现象,而造成不良品的产生,如图IA左下或右下的迹线11本文档来自技高网...

【技术保护点】
一种封装结构，包括：置晶垫、多条迹线及多个电性接点，其各自具有相对的第一表面与第二表面，该置晶垫、迹线及电性接点于该第一表面彼此齐平，且该迹线的第二表面凹陷于该置晶垫及电性接点的第二表面；第一电镀层，形成于该迹线的第一表面与该电性接点的第一表面上；第二电镀层，形成于该电性接点的第二表面与该置晶垫的第二表面上；第三电镀层，形成于该迹线的第二表面上；半导体芯片，设于该置晶垫上，且电性连接至该第一电镀层；封装材料，包覆该半导体芯片、第一电镀层、迹线的部分侧表面与电性接点的部分侧表面；以及防焊层，由该第二表面侧覆盖该第三电镀层、封装材料、迹线的部分侧表面与电性接点的部分侧表面，且具有外露该第二电镀层的...

【技术特征摘要】
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【专利技术属性】
技术研发人员：林邦群，蔡岳颖，陈泳良，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：