封装结构及其制法制造技术

一种封装结构及其制法，该封装结构包括：具有多个电性连接部的基材、设于该基材上的电子组件、立设于各该电性连接部上的多个导线、设于该基材上并包覆该电子组件且外露该些导线的包覆层、以及设于该包覆层上并电性连接该些导线的线路层，所以藉由该些导线作为内联机路，因其线宽小而使各该导线之间的距离能极小化，以缩减该基材的尺寸，而达到微小化的需求。

【技术实现步骤摘要】

本专利技术涉及一种封装制程，特别是关于一种应用打线技术的。
技术介绍
随着半导体封装技术的演进,半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂堆加多个封装结构以形成封装外堆栈结构(Package on Package, POP)或封装内堆栈结构(Package in package, PiP),此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子组件，例如:内存、中央处理器、绘图处理器、影像应用处理器等，藉由堆栈设计达到系统的整合，适合应用于轻薄型各种电子产品。请参阅图3，其为现有封装外堆栈结构(Package on Package, POP)的剖面示意图。如图3所示，现有封装外堆栈结构3是将第二封装件3b叠设于第一封装件3a上。该第一封装件3a包含具有相对的第一及第二表面31a，31b的第一基板31、及设于该第一表面31a上且电性连接该第一基板31的第一电子组件30。该第二封装件3b包含具有相对的第三及第四表面32a，32b的第二基板32、设于该第三表面32a上且电性连接该第二基板32的第二电子组件35、及包覆该第二电子组件35的封装胶体36。此外，通过于该第一基板31的第一表面31a上形成焊锡球310，以令该第二基板32的第四表面32b藉由该焊锡球310叠设且电性连接于该第一基板31上。又，该第一基板31的第二表面31b上具有植球垫312以供结合焊球34，且该第一及第二电子组件30，35为主动组件及/或被动组件，并以覆晶方式电性连接基板，且藉由底胶33充填于第一及第二电子组件30，35与第一基板31与第二基板32间，以形成覆晶接合。然而，现有封装外堆栈结构3的体积过大，无法满足微小化的需求，例如，为了避免桥接发生，各该焊锡球310之间需保有一定距离，所以难以缩小第一基板31的尺寸。另一方面，目前还发展出将芯片立体堆栈化整合为三维集成电路(3D IC)芯片堆栈的技术，例如，于封装基板与半导体芯片之间增设一具有导电娃穿孔(Through-siliconvia, TSV)的娃中介板(Through Silicon interposer, TSI)。由于该??圭中介板可采用半导体制程做出3/3 μ m以下的线宽/线距，所以当该半导体芯片具高1/0数时，该硅中介板的长宽方向的面积足以连接高1/0数的半导体芯片，所以不需增加该封装基板的面积，以满足微小化需求。然而，于制作现有硅中介板时，该导电硅穿孔的制程需于该硅板上挖孔(即经由曝光显影蚀刻等图案化制程而形成该些穿孔)及金属填孔，致使该导电硅穿孔的整体制程占整个该硅中介板的制作成本达约40?50% (以12寸晶圆为例，不含人工成本)，且制作时间耗时(因前述步骤流程冗长，特别是蚀刻该硅板以形成该些穿孔)，以致最终产品的成本及价格难以降低。因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
技术实现思路
鉴于上述现有技术的种种缺失，本专利技术的目的为提供一种，以缩减基材的尺寸，而达到微小化的需求。本专利技术的封装结构，包括:基材，其具有多个电性连接部；至少一电子组件，其设于该基材上；多个导线，其立设于各该电性连接部上，且各该导线具有相对的第一端及第二端，并以其第一端结合至各该电性连接部；包覆层，其形成于该基材上并包覆该些导线与该电子组件，该包覆层具有相对的第一表面及第二表面，使该包覆层的第一表面结合至该基材与该些电性连接部上，且至少部分该导线的第二端外露于该包覆层的第二表面；以及线路层，其设于该包覆层的第二表面上并电性连接各该导线的第二端。本专利技术还提供一种封装结构的制法，其包括:提供一具有多个电性连接部的基材，且该基材上设有至少一电子组件；立设多个具有相对的第一端及第二端的导线于该电性连接部上，且各该导线以其第一端结合至各该电性连接部；形成具有相对的第一表面及第二表面的包覆层于该基材上，以令该包覆层包覆该些导线与该电子组件，且该包覆层的第一表面结合至该基材与该些电性连接部上，而至少部分该导线的第二端外露于该包覆层的第二表面；以及形成线路层于该包覆层的第二表面上，且该线路层电性连接各该导线的第二端。前述的制法中，该导线以打线接合法形成者。前述的中，该基材还具有线路构造，该线路构造具有相对的第一侧及第二侧，且该电性连接部设于该第一侧上。此外，该线路构造的第二侧形成有多个导电组件，且各该导电组件电性连接该线路构造。又，该基材也可具有载板，且该载板设于该线路构造的第二侧上并电性连接该线路构造，例如，该载板为半导体材、介电材、陶瓷材或金属材，且该载板具有多个导电穿孔，以令该线路构造电性连接该些导电穿孔；或者，于形成该线路层之后，移除该载板。前述的中，该电子组件电性连接该基材。前述的中，该电子组件外露于该包覆层的第二表面。前述的中，该导线的线径为0.01至0.15毫米。前述的中，至少两相邻的该导线之间的距离为0.03至0.3毫米。前述的中，还包括堆栈至少一电子装置于该包覆层的第二表面上，使该电子装置电性连接该线路层。例如，该电子装置以多个导电组件叠设于该线路层上。另外，该包覆层还具有与该第一及第二表面相邻的侧面，且部分该导线的第二端外露于该侧面。由上可知，本专利技术中，藉由藉由该导线作为导电路径，其线径可小于0.15 mm,因而使各该导线之间的距离能小于0.3 mm，所以相较于现有技术受限于焊锡球的规格，本专利技术的封装结构能使各该电性连接部的间距或各该线路层的间距缩小，以增加接点密度，因而能缩小该封装结构的体积，且能增加该电子组件的电性I/O密度。此外，该导线以简易的现有打线接合方式制作，所以相较于现有硅中介板的制程，本专利技术的制法能大幅降低成本。图式简单说明图1A至图1G为本专利技术封装结构的制法的第一实施例的剖视示意图；其中，图1D’为图1D的另一实施例，图1F’及图1F”为图1F的其它实施例；图2A至图2C为本专利技术封装结构的制法的第二实施例的剖视示意图；图2D至图2F为本专利技术封装结构的制法的第三实施例的剖视示意图；其中，图2F’为图2F的另一实施例；以及图3为现有封装外堆栈结构的剖视示意图。符号说明1，I’，2,2’，4,4’，4” 封装结构10，10，，20基材101, 201载板102离形层11线路构造Ila第一侧Ilb第二侧12电性连接部13焊垫14，24导线14a, 24a第一端14b, 24b第二端15，15’，15”电子组件16包覆层16a, 31a第一表面16b, 31b第二表面16c侧面160开口17，17’线路层18, 190, 28, 290导电组件19，19’电子装置190’铜凸块191，291芯片200导电穿孔202电性接触垫203绝缘材240RDL27外接垫3封装外堆栈结构3a第一封装件3b第二封装件30第一电子组件31第一基板310焊锡球312植球垫32第二基板32a第三表面32b第四表面33底胶34焊球35第二电子组件36封装胶体5封装模块A非布线区d间距w线径。【具体实施方式】以下藉由特定的具体实施例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点及功效。须知，本说明书所附图式所绘示的结构、比例、大小等，均本文档来自技高网...

【技术保护点】
一种封装结构，包括：基材，其具有多个电性连接部；至少一电子组件，其设于该基材上；多个导线，其立设于各该电性连接部上，且各该导线具有相对的第一端及第二端，并以其第一端结合至各该电性连接部；包覆层，其形成于该基材上并包覆该些导线与该电子组件，该包覆层具有相对的第一表面及第二表面，使该包覆层的第一表面结合至该基材与该些电性连接部上，且至少部分该导线的第二端外露于该包覆层的第二表面；以及线路层，其设于该包覆层的第二表面上并电性连接各该导线的第二端。

【技术特征摘要】
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【专利技术属性】
技术研发人员：赖杰隆，陈贤文，张宏达，叶懋华，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：中国台湾;71