半导体的制造方法技术

一种半导体的制造方法。于一蚀刻机台中提供一基底，基底上形成有多个第一导体图案、一阻障层以及一图案化绝缘层，其中第一导体图案之间具有多个第一开口，阻障层覆盖第一导体图案的表面与第一开口的表面，图案化绝缘层形成于第一导体图案上且具有多个第二开口，第二开口暴露出位于第一导体图案的顶角上的阻障层，且各第二开口与对应的第一开口连通。于阻障层上沉积一聚合物层，其中位于第一导体图案的顶角上的聚合物层厚度大于位于第一开口的底部上的聚合物层厚度。进行一蚀刻工艺，以移除位于第一开口的底部上的聚合物层与阻障层。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
随着科技的进步，电子元件的制造朝向高积集度，以符合电子元件轻、薄、短、小的趋势。提高积集度的方法，除了缩小半导体元件本身的尺寸之外，也可经由减小半导体元件之间的距离来达成。一般来说，会在栅极之间形成与位元线电性连接的接触插塞，且于栅极表面形成阻障层以与接触插塞保持电性绝缘。详言之，于基底上形成栅极及栅极之间的开ロ后，会于基底上形成一阻障层，以全面覆盖栅极表面以及开ロ侧壁与底部的表面。接着，移除开ロ底部上的阻障层，使开ロ暴露出位元线，然后于开口中形成与位元线电性连接的接触插塞。然 而，在上述エ艺中，用以移除开ロ底部上的阻障层的蚀刻エ艺通常会一井移除位于栅极的顶角处的阻障层，使得栅极的顶角处的阻障层圆化(rounding)或者是使得栅极被暴露出来。如此ー来，后续填入开ロ的接触插塞可能会与栅极的顶角处接触而电性连接，导致栅极与位元线短路。
技术实现思路
本专利技术提供一种，以避免导体图案表面的阻障层受到破坏。本专利技术提供一种。于ー蚀刻机台中提供一基底，基底上形成有多个第一导体图案、一阻障层以及一图案化绝缘层，其中第一导体图案之间具有多个第一开ロ，阻障层覆盖第一导体图案的表面与第一开ロ的表面，图案化绝缘层形成于第一导体图案上且具有多个第二开ロ，第二开ロ暴露出位于第一导体图案的顶角上的阻障层，且各第二开ロ与对应的第一开ロ连通。于阻障层上沉积第一聚合物层与第二聚合物层，其中第一聚合物层位于第一导体图案的顶角上，第二聚合物层位于第一开ロ的底部上，且第一聚合物层的厚度大于第二聚合物层的厚度。进行ー蚀刻エ艺，以移除位于第一开ロ的底部上的第二聚合物层与阻障层。在本专利技术的一实施例中，上述的蚀刻エ艺会同时移除位于第一导体图案的顶角上的第一聚合物层。在本专利技术的一实施例中，进行蚀刻エ艺后，还包括移除残留于第一导体图案的顶角上的第一聚合物层。在本专利技术的一实施例中，进行蚀刻エ艺后，上述的蚀刻エ艺实质上未蚀刻第一导体图案的顶角上的阻障层。在本专利技术的一实施例中，上述的第一导体图案的顶角上的第一聚合物层的厚度介亍 Inm 至 5nm。在本专利技术的一实施例中，上述的第一导体图案的顶角上的阻障层的厚度介于5nm至 15nm。在本专利技术的一实施例中，上述的基底中还形成有多个第二导体图案，于进行蚀刻エ艺后，各第一开ロ暴露出对应的一第二导体图案。在本专利技术的一实施例中，进行蚀刻エ艺后，还包括于第一开口中形成一接触插塞，接触插塞藉由阻障层与第一导体图案保持电性绝缘，且接触插塞与对应的第二导体图案电性连接。在本专利技术的一实施例中，上述的沉积第一聚合物层与第二聚合物层时，将蚀刻机台的压カ设定为50毫托(mTorr)至150毫托(mTorr)。在本专利技术的一实施例中，上述的沉积第一聚合物层与第二聚合物层的方法包括使用氟化娃与氯化娃气体。在本专利技术的一实施例中，上述的第一聚合物层与第二聚合物层的材料包括碳氢化合物。 在本专利技术的一实施例中，上述的阻障层的材料包括低压四こ氧基硅烷(LP-TEOS)。在本专利技术的一实施例中，上述的蚀刻エ艺包括一电衆蚀刻エ艺。在本专利技术的一实施例中，上述的蚀刻エ艺包括使用含氟电浆。基于上述，在本专利技术的中，于蚀刻机台中形成聚合物层，使得形成于导体图案的顶角上的聚合物层厚度大于形成于开ロ底部上的聚合物层厚度。如此ー来，在移除开ロ底部的阻障层时，导体图案的顶角上的阻障层能被形成于其上的聚合物层保护，以避免受到破坏，使得阻障层能对导体图案提供良好的绝缘。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图IA至图IE为依照本专利技术的一实施例的一种的流程示意图。附图标记100 :基底110、114:导体图案112:顶角120、142:开ロ122 :底部130:阻障层140:图案化绝缘层150、152:聚合物层160:接触插塞tl、t2:厚度具体实施例方式图IA至图IE为依照本专利技术的一实施例的一种的流程示意图。请參照图1A，于蚀刻机台中提供基底100，基底100上形成有多个第一导体图案110、阻障层130以及图案化绝缘层140。第一导体图案110之间具有多个第一开ロ 120，阻障层130覆盖第一导体图案110表面与第一开ロ 120表面。图案化绝缘层140形成于第一导体图案110上且具有多个第二开ロ 142，第二开ロ 142暴露出位于第一导体图案110的顶角112上的阻障层130，且各第二开ロ 142与对应的第一开ロ 120连通。在本实施例中，基底100中例如是形成有多个第二导体图案114,各第一开ロ 120暴露出对应的第二导体图案114。第一导体图案110例如是栅极，第二导体图案114例如是位元线。阻障层130的材料例如是低压四こ氧基硅烷(LP-TEOS)。图案化绝缘层140的材料例如是硼磷硅玻璃(Borophosphosilicateglass,BPSG)。请參照图1B，于阻障层130上沉积第一聚合物层150与第二聚合物层152，其中第ー聚合物层150位于第一导体图案110的顶角112上，第二聚合物层152位于第一开ロ 120的底部122上，且第一聚合物层150的厚度tl大于第二聚合物层152的厚度t2。特别注意的是，此步骤是在蚀刻机台中进行。一般来说，于蚀刻机台中以沉积エ艺所形成的膜层通常具有阶梯覆盖率不佳的缺点，因此所形成的膜层通常会具有不一致的厚度。因此，在本实施例中，沉积于导体图案110的顶角112上的聚合物层150的厚度会大于沉积于第一开ロ 120的底部122上的聚合物层152的厚度t2。換言之，本专利技术是利用蚀刻机台的特性进行原位沉积エ艺(in-situ deposition process),以轻易地获得在导体图案110的顶角112与第ー开ロ 120的底部122上具有不同厚度tl、t2的聚合物层150、152。在本实施例中，聚合物层150、152的沉积方法例如是电浆沉积エ艺，诸如使用氟化硅(SiFx)与氯化硅(SiClx)等沉积气体。聚合物层150、152的材料例如是碳氢化合物。蚀刻机台的压カ例如是设定为50毫托(mTorr)至150毫托(mTorr)。在本实施例中，聚合物层150的厚度tl例如是介于Inm至5nm,较佳为3nm至5nm,以及聚合物层152的厚度t2例如是介于Inm至3nm。请參照图1C，进行蚀刻エ艺，以移除位于第一开ロ 120的底部122上的聚合物层152与阻障层130。在本实施例中，蚀刻エ艺例如是电浆蚀刻エ艺，其包括使用含氟电浆。在本实施例中，蚀刻エ艺例如是还移除位于第一导体图案110的顶角112上的部分聚合物层150。由于第一导体图案110的顶角112上的聚合物层150的厚度tl大于位于第一开ロ120的底部122上的聚合物层152的厚度t2，因此蚀刻エ艺仅会移除部份聚合物层150或实质上移除所有聚合物层150。也就是说，聚合物层150至少在蚀刻エ艺期间能保护阻障层130而保留下实质上完整的阻障层130。換言之，较厚的聚合物层150在此步骤中作为牺牲层，以保护其下方的阻障层130不被破坏，进而避免暴露出第一导体图案110。在本实施例中，位于第一导体图案110的顶角112上的阻障层130的厚度例如是约5nm至15nm。请參照图1D，在本实施例中，于进行蚀刻エ本文档来自技高网...

【技术保护点】
一种半导体的制造方法，其特征在于包括：于蚀刻机台中提供基底，所述基底上形成有多个第一导体图案、阻障层以及图案化绝缘层，其中所述些第一导体图案之间具有多个第一开口，所述阻障层覆盖所述些第一导体图案的表面与所述些第一开口的表面，所述图案化绝缘层形成于所述些第一导体图案上且具有多个第二开口，所述些第二开口暴露出位于所述些第一导体图案的顶角上的所述阻障层，且各所述第二开口与对应的第一开口连通；于所述阻障层上沉积第一聚合物层与第二聚合物层，其中所述第一聚合物层位于所述些第一导体图案的顶角上，所述第二聚合物层位于所述些第一开口的底部上，且所述第一聚合物层的厚度大于所述第二聚合物层的厚度；以及进行蚀刻工艺，以移除位于所述些第一开口的底部上的所述第二聚合物层与所述阻障层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王文杰，陈逸男，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：