非易失性存储器件及其制造方法技术

本发明专利技术公开了一种非易失性存储器件，包括：栅结构，所述栅结构包括在衬底之上与控制栅层交替地层叠的第一绝缘层，其中，所述栅结构沿着第一方向延伸；沟道线，所述沟道线每个都沿着不同于第一方向的第二方向在栅结构之上延伸；存储层，所述存储层被形成在栅结构与沟道线之间，并被设置成通过将栅结构与沟道线电绝缘来俘获电荷；位线接触，所述位线接触形成行并与沟道线的顶表面接触，每行沿着第一方向延伸；源极线，所述源极线每个都沿着第一方向延伸并与沟道线的顶表面接触，其中，源极线与位线接触的行交替；以及位线，所述位线每个都形成在位线接触之上并沿着第二方向延伸。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种，更具体而言，涉及一种包括层叠成垂直于衬底的多个存储器单元的。
技术介绍
非易失性存储器件是即使电源切断仍能保留其中储存的数据的存储器件。一种示例性的非易失性存储器件是NAND型快闪存储器件。 由于具有二维结构的存储器件——其中存储器单元形成在硅衬底之上的单层中——的集成将接近物理极限，开发了具有三维结构的非易失性存储器件——其中多个存储器单兀被层叠成垂直于娃衬底。具有三维结构的非易失性存储器件通过以下方法来制造对交替地层叠在衬底之上的多个绝缘层和多个控制栅层进行刻蚀以形成垂直沟道并由此形成用于沟道的沟槽；在用于沟道的沟槽中的每个沟槽的内壁上形成存储层；以及用沟道层填充用于沟道的沟槽。这里，在形成用于沟道的沟槽以形成垂直沟道的过程中，在执行刻蚀工艺以形成具有高的高宽比的用于沟道的沟槽时，用于沟道的沟槽中的每个沟槽的宽度越往沟槽底部就越窄，并且变化的宽度使得沟道宽度不一致。因此，存储器单元的阈值电压也变得不一致，于是控制阈值电压变得困难。由于层叠的存储器单元的数目增加，上述特征变得更为显著。
技术实现思路
本专利技术的示例性实施例针对一种，所述非易失性存储器件由于多个存储器单元沿垂直方向层叠而具有提高的集成度，并且由于沟道被形成为具有一致的宽度而具有可控的阈值电压。根据本专利技术的一个示例性实施例，一种非易失性存储器件，包括栅结构，所述栅结构包括在衬底之上与控制栅层交替地层叠的第一绝缘层，其中，所述栅结构沿着第一方向延伸；沟道线，所述沟道线每个都沿着不同于第一方向的第二方向在所述栅结构之上延伸；存储层，所述存储层形成在所述栅结构与所述沟道线之间，并被设置成通过将所述栅结构与所述沟道线电绝缘来俘获电荷；位线接触，所述位线接触形成行，每行沿着第一方向延伸并与所述沟道线的顶表面接触；源极线，所述源极线每个都沿着第一方向延伸并与所述沟道线的顶表面接触，其中，所述源极线与所述位线接触的行交替；以及位线，所述位线形成在所述位线接触之上，并且所述位线每个都沿着第二方向延伸。根据本专利技术的另一个示例性实施例，一种制造非易失性存储器件的方法，包括以下步骤在衬底之上交替地层叠第一绝缘层与控制栅层；通过选择地刻蚀第一绝缘层和控制栅层来形成多个栅结构，所述多个栅结构每个都沿着第一方向延伸；沿着栅结构形成存储层；在存储层之上形成沟道层；通过选择性地刻蚀沟道层来形成沟道线，所述沟道线每个都沿着不同于第一方向的第二方向延伸；形成源极线，所述源极线每个都沿着第一方向延伸并与沟道线的顶表面接触；形成成行的位线接触，每行沿着第一方向延伸，其中，位线接触的行与沟道线的顶表面接触并与源极线交替；以及在位线接触之上形成位线，所述位线每个都沿着第二方向延伸。根据本专利技术的另一个示例性实施例，一种非易失性存储器件，包括栅结构对，所述栅结构对包括在衬底之上与控制栅层交替层叠的第一绝缘层，所述栅结构对中的每个栅结构沿着第一方向延伸；第二绝缘层，所述第二绝缘层被设置在所述栅结构对之间；沟道线，所述沟道线每个都沿着所述栅结构对和所述第二绝缘层在不同于第一方向的第二方向上延伸；存储层，所述存储层被设置在由所述栅结构对和所述第二绝缘层构成的整体与所 述沟道线之间，以通过将所述栅结构与所述沟道线电绝缘来俘获电荷；位线接触，所述位线接触形成行并且与所述沟道线的顶表面接触，每行沿着第一方向延伸；源极线，所述源极线每个都沿着第一方向延伸并与所述沟道线的顶表面接触，其中，所述源极线与所述位线接触的行交替；以及位线，所述位线形成在所述位线接触之上，所述位线每个都沿着第二方向延伸。根据本专利技术的另一个示例性实施例，一种制造非易失性存储器件的方法，包括以下步骤在衬底之上交替地层叠第一绝缘层与控制栅层；通过选择性地刻蚀第一绝缘层和控制栅层来形成多个栅结构，所述多个栅结构每个都沿着第一方向延伸；用第二绝缘层填充栅结构之间的间隔；沿着栅结构和第二绝缘层形成存储层；在存储层之上形成沟道层；通过选择性地刻蚀沟道层来形成沟道线，所述沟道线每个都沿着不同于第一方向的第二方向延伸；形成源极线，所述源极线每个都沿着第一方向延伸并与沟道线的顶表面接触；形成成行的位线接触，每行沿着第一方向延伸，其中，位线接触的行与沟道线的顶表面接触并与源极线交替；以及在位线接触之上形成位线，所述位线每个都沿着第二方向延伸。附图说明图I到图6是说明根据本专利技术的第一示例性实施例的制造非易失性存储器件的方法的立体图。图7是说明根据本专利技术的第二示例性实施例的非易失性存储器件的立体图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以以不同的方式实施，并不应解释为限定于本文所列的实施例。确切地说，提供这些实施例是为了使本说明书是充分且完整的，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在各个附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。图I到图6是说明根据本专利技术的第一示例性实施例的制造非易失性存储器件的方法的立体图。具体地，图I示出根据本专利技术的第一示例性实施例制造的非易失性存储器件，而图2到图6示出制造图I所示的非易失性存储器件的中间过程。首先，描述根据本专利技术的第一示例性实施例的非易失性存储器件。参见图I，非易失性存储器件包括衬底100、栅结构120、沟道线CL、存储层130、位线接触BLC、源极线SL以及位线BL。每个栅结构120包括第一绝缘层110和控制栅层115，所述第一绝缘层110和控制栅层115交替地层叠在衬底100之上并沿着第一方向1-1’延伸。沟道线CL沿着栅结构120在第二方向11-11’上延伸，所述第二方向11-11’与第一方向相交叉，例如垂直地交叉。存储层130插入在栅结构120与沟道线CL之间，并包括电荷阻挡层、电荷俘获层和隧道绝缘层。位线接触BLC沿第一方向排列，并与沟道线CL的顶表面接触。源极线SL沿着第一方向延伸，与沟道线CL的顶表面接触，并与位线接触BLC的行交替布置，其中所述位线接触BLC的行每个都沿着第一方向延伸。位线BL形成在位线接触 之上，并沿着第二方向延伸。这里，存储器单元包括控制栅层115、与控制栅层115接触的沟道线、以及插入在控制栅层115与沟道线CL之间的存储层130。换言之，存储器单元形成在每个相应的控制栅层115与耦接至所述控制栅层的沟道线之间。因而，形成多个存储器单元，所述多个存储器单元沿第一方向和第二方向排列并沿垂直方向层叠。沿第一方向排列并与同一层的控制栅层115耦接的存储器单元构成一个页，而与同一沟道线耦接的存储器单元构成一个存储串。衬底100可以是半导体衬底，例如硅衬底。在栅结构120中，层叠的控制栅层115的数量与层叠的存储器单元的数量相同。控制栅层115可由P型多晶硅形成。第一绝缘层110将垂直层叠的存储器单元相互电绝缘，其中，根据一个实例，第一绝缘层110可以是氧化物层。栅结构120可以相互水平地间隔开。沟道线CL沿着第二方向延伸，并水平地相互间隔开。沟道线CL的数本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：栅结构，所述栅结构包括在衬底之上与控制栅层交替地层叠的第一绝缘层，其中，所述栅结构沿着第一方向延伸；沟道线，所述沟道线每个都沿着不同于所述第一方向的第二方向在所述栅结构之上延伸；存储层，所述存储层形成在所述栅结构与所述沟道线之间，并被设置成通过将所述栅结构与所述沟道线电绝缘来俘获电荷；位线接触，所述位线接触形成行并与所述沟道线的顶表面接触，每行沿着所述第一方向延伸；源极线，所述源极线每个都沿着所述第一方向延伸并与所述沟道线的顶表面接触，其中，所述源极线与所述位线接触的行交替；以及位线，所述位线每个都形成在所述位线接触之上并且沿着所述第二方向延伸。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：周瀚洙，朴梄珍，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：