一种硅基张应变衬底结构及其制备方法技术

本发明专利技术涉及一种硅基张应变衬底结构及其制备方法，属于半导体集成技术领域。所述衬底结构包括单晶硅衬底、缓冲层、组分缓变层、弛豫层和张应变层。缓冲层置于单晶硅衬底之上，组分缓变层置于缓冲层上，弛豫层置于组分缓变层之上，张应变层置于弛豫层之上。本发明专利技术可以在该硅基张应变衬底结构上制备高迁移率CMOS器件，具有低成本高性能的优点。

【技术实现步骤摘要】

本专利技术涉及一种衬底结构及其制备方法，尤其涉及，属于半导体集成

技术介绍
半导体技术作为信息产业的核心和基础，是衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，硅基集成技术遵循摩尔定律通过缩小器件的特征尺寸来提高器件的工作速度、增加集成度以及降低成本，硅基CMOS器件的特征尺寸已经由微米尺度缩小到纳米尺度。然而当MOS器件的栅长缩小到90纳米以下，栅介质(二氧化硅)的厚度已经逐渐减小到接近I纳米，关态漏电增加、功耗密度增大、迁移率退化等物理极限使器 件性能恶化，传统硅基微电子集成技术开始面临来自物理与技术方面的双重挑战。采用高迁移率材料替代传统硅材料作为衬底材料将是半导体集成技术的重要发展方向，研究表明，张应变可以使锗(Ge)的空穴和电子的迁移率获得极大提高。如1.5%张应变的锗(Ge)的空穴迁移率可以达到20000cm2/V s左右，电子的迁移率可以达到12000cm2/V s左右。采用张应变的锗(Ge)作为沟道材料制备的高迁移率CMOS器件，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。而双轴张应变的单晶硅的空穴迁移率和电子迁移率相比无应变单晶硅也有很大提高，采用双轴张应变的硅材料来延展硅基CMOS技术的发展也是获取高性能CMOS集成电路的有效途径。通过选择适当的衬底结构和制备工艺，制备张应变的锗(Ge)衬底材料和张应变的硅衬底材料，是获得高迁移率CMOS器件的有效途径和解决方案。
技术实现思路
本专利技术目的在于将张应变的锗(Ge)和张应变的硅集成到硅衬底上，从而提供。 本专利技术解决上述技术问题的技术方案如下一种硅基张应变衬底结构包括单晶硅衬底、缓冲层、组分缓变层、弛豫层和张应变层，所述缓冲层置于所述单晶硅衬底之上，所述组分缓变层置于所述缓冲层之上，所述弛豫层置于所述组分缓变层之上，所述张应变层置于所述弛豫层之上。在上述技术方案的基础上，本专利技术还可以做如下改进。进一步，所述缓冲层为磷化镓(GaP)单晶层，所述缓冲层的作用在于过滤位错，释放晶格应力，为外延所述组分缓变层提供高质量磷化镓(GaP)单晶界面；所述组分缓变层为梯度渐变的铟镓磷(InGaP)单晶层或铟铝磷(InAlP)单晶层，所述组分缓变层中铟的组分含量在从所述组分缓变层和所述单晶硅衬底的界面处至所述组分缓变层和所述弛豫层的界面处其值由0线性增大；所述弛豫层为铟镓磷(InGaP)单晶层或铟铝磷(InAlP)单晶层，所述弛豫层中铟的组分含量与所述组分缓变层和所述弛豫层的界面处铟的组分含量相同，其值是固定的。进一步，所述张应变层为张应变的锗单晶层或张应变的硅单晶层，电子和空穴迁移率相比无应变时获得有效提高，所述张应变层具有高电子迁移率和高空穴迁移率。进一步，所述张应变层为张应变的锗单晶层时，所述组分缓变层中铟的组分含量从0线性渐变至X，所述弛豫层中铟的组分含量为x，x的取值范围为0.494〈x< 1，所述张应变的锗单晶层的张应变在0 3. 74%之间。进一步，所述张应变层为张应变的硅单晶层时，所述组分缓变层中铟的组分含量从0线性渐变至y，所述弛豫层中铟的组分含量为y，y的取值范围为0<y< 0. 494，所述张应变的锗单晶层的张应变在0. 3% 4. 18%之间。所述缓冲层、所述组分缓变层和所述弛豫层采用宽禁带磷化镓(GaP)、铟铝磷(InAlP)和铟镓磷(InGaP)等化合物半导体材料，作为所述张应变层的背势垒，将电子和空穴束缚在所述张应变层中，可以有效减小锗(Ge)基和硅基半导体器件的漏电和静态功耗，同时含磷III V族化合物半导体材料的热导率高，有利于高密度CMOS器件散热。 本专利技术还提供一种解决上述技术问题的技术方案如下一种硅基张应变衬底结构的制备方法包括以下几个步骤 步骤I :在单晶硅衬底上生长所述缓冲层； 步骤2 :在所述缓冲层上外延所述组分缓变层； 步骤3 :在所述组分缓变层上外延所述弛豫层； 步骤4 :在所述弛豫层上外延所述张应变层。进一步,所述步骤I中，利用气相外延、液相外延或固相外延的方法在单晶娃衬底上生长所述缓冲层，从而过滤位错，释放应力，为所述组分缓变层提供高质量外延界面，所述缓冲层的厚度在I纳米 I微米之间。进一步,所述步骤2中,利用气相外延、液相外延或固相外延的方法在所述缓冲层上外延所述组分缓变层，所述组分缓变层的厚度在3埃 3微米之间。进一步,所述步骤3中，利用气相外延、液相外延或固相外延的方法在所述组分缓变层上外延所述弛豫层，所述弛豫层的厚度在3埃 I微米之间。进一步,所述步骤4中,利用气相外延、液相外延或固相外延的方法在所述弛豫层上外延所述张应变层，所述张应变层的厚度在I纳米 500纳米之间。本专利技术的有益效果是本专利技术所提供的硅基张应变衬底结构将双轴张应变的锗(Ge)单晶层和双轴张应变的硅单晶层集成在单晶硅衬底上面，张应变的锗(Ge)单晶层和张应变的硅(Si)单晶层具有很高的电子迁移率和空穴迁移率，用该张应变的锗(Ge)单晶层和张应变的硅(Si)单晶层作为沟道材料，可以获得高性能CMOS器件，解决后摩尔时代CMOS发展的技术难题。该衬底结构采用宽禁带含磷IIIV族化合物半导体作为背势垒，将电子和空穴束缚在张应变层中，可以有效降低CMOS器件的漏电，减小静态功耗，同时含磷IIIV族化合物半导体材料的热导率较高，有利于高密度CMOS器件散热。此外，本专利技术技术方案是以单晶硅为衬底的，可以有效降低半导体器件的制备成本，还可以实现硅基和锗(Ge)基半导体器件的单片集成。这些特性表明本专利技术在后摩尔时代CMOS集成技术、硅基和锗基半导体器件集成领域都具备广阔的应用前景和市场前景。附图说明图I为本专利技术实施例娃基张应变衬底结构的结构不意 图2为本专利技术实施例硅基张应变衬底结构的制备工艺流程 图3为本专利技术实施例单晶硅衬底的结构示意 图4为本专利技术实施例在单晶硅衬底上生长缓冲层后的结构示意 图5为本专利技术实施例在缓冲层上外延组分缓变层后的结构示意 图6为本专利技术实施例在组分缓变层上外延弛豫层后的结构示意图。具体实施例方式以下结合附图对本专利技术的原理和特征进行描述，所举实例只用于解释本专利技术，并 非用于限定本专利技术的范围。本实施例具体描述本专利技术所提供的一种硅基张应变衬底结构的结构特征及其制备方法，其中张应变层为1%双轴张应变的锗(Ge)单晶层。如图I所示，本专利技术所提供的硅基张应变衬底结构，所述硅基张应变衬底结构包括单晶硅衬底201、缓冲层202、组分缓变层203、弛豫层204、张应变单晶层205 ;所述单晶硅衬底201位于所述硅基张应变衬底结构的底部；所述缓冲层202叠置在所述单晶硅衬底201之上；所述组分缓变层203叠置在所述缓冲层202之上；所述弛豫层204叠置在所述组分缓变层203之上；所述张应变层205叠置在所述弛豫层204之上。所述缓冲层202为低温生长的磷化镓(GaP)层；所述组分缓变层203为梯度渐变生长的铟镓磷(InGaP)单晶层，所述组分缓变层203的铟镓磷(InGaP)中铟的组分由0线性渐变至0. 63 ;所述弛豫层204为铟镓磷(InGaP)单晶层，所述弛豫层204中各元素原子数比值铟镓磷=0. 63 :0. 37 :1，所述张本文档来自技高网...

【技术保护点】
一种硅基张应变衬底结构，其特征在于，所述衬底结构包括单晶硅衬底、缓冲层、组分缓变层、弛豫层和张应变层，所述缓冲层置于所述单晶硅衬底之上，所述组分缓变层置于所述缓冲层之上，所述弛豫层置于所述组分缓变层之上，所述张应变层置于所述弛豫层之上。

【技术特征摘要】
1.一种硅基张应变衬底结构，其特征在于，所述衬底结构包括单晶硅衬底、缓冲层、组分缓变层、弛豫层和张应变层，所述缓冲层置于所述单晶硅衬底之上，所述组分缓变层置于所述缓冲层之上，所述弛豫层置于所述组分缓变层之上，所述张应变层置于所述弛豫层之上。2.根据权利要求I所述的硅基张应变衬底结构，其特征在于，所述缓冲层为磷化镓单晶层；所述组分缓变层为梯度渐变的铟镓磷单晶层或铟铝磷单晶层，所述组分缓变层中铟的组分含量在从所述组分缓变层和所述单晶硅衬底的界面处至所述组分缓变层和所述弛豫层的界面处其值由O线性增大；所述弛豫层为铟镓磷单晶层或铟铝磷单晶层，所述弛豫层中铟的组分含量与所述组分缓变层和所述弛豫层的界面处铟的组分含量相同，其值是固定的。3.根据权利要求I所述的硅基张应变衬底结构，其特征在于，所述张应变层为张应变的锗单晶层或张应变的硅单晶层。4.根据权利要求3所述的硅基张应变衬底结构，其特征在于，所述张应变层为张应变的锗单晶层时，所述组分缓变层中铟的组分含量从O线性渐变至X，所述弛豫层中铟的组分含量为x，X的取值范围为0. 494<x ( 1，所述张应变的锗单晶层的张应变在0 3. 74%之间。5.根据权利要求3所述的硅基张应变衬底结构，其特征在于，所述张应变层为张应变的硅单晶层时，所述组分缓变层中铟的组分含量从0线性渐变至y，所述弛豫层中...

【专利技术属性】
技术研发人员：孙兵，刘洪刚，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：