非易失性存储器件制造技术

本发明专利技术提供一种非易失性存储器件，包括：第一沟道，所述第一沟道包括自衬底垂直地延伸的一对第一柱体和位于所述一对第一柱体之下并且将一对第一柱体耦接的第一耦接部分；第二沟道，所述第二沟道与第一沟道相邻，包括自衬底垂直地延伸的一对第二柱体和位于一对第二柱体之下并且将一对第二柱体耦接的第二耦接部分；多个栅电极层和层间电介质层，所述多个栅电极层和层间电介质层沿着第一柱体和第二柱体交替地层叠；以及第一沟槽和第二沟槽，所述第一沟槽和第二沟槽分别将一对第一柱体之间和一对第二柱体之间的多个栅电极层隔离。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种非易失性存储器件，更具体而言，涉及一种包括垂直层叠在衬底之上的多个存储器单元的三维(3D)非易失性存储器件。
技术介绍
非易失性存储器件是指即使电源被切断也能保留所储存的数据的存储器件。可以使用各种非易失性存储器件，例如，快闪存储器等。 与此同时，在硅衬底之上被形成为单层的二维(2D)存储器件可能达到了集成度的极限，为了进一步提高集成度，可以实施包括垂直层叠在硅衬底之上的多个存储器单元的3D非易失性存储器件。图I是说明现有3D非易失性存储器件的截面图。参照图1，在衬底(未示出)之上形成了管道(pipe)栅电极11以及交替层叠的多个层间电介质层12和栅电极层13。贯穿层间电介质层12和栅电极层13形成了一对沟道孔。管道栅电极11包括形成在其中的管道沟道孔，管道沟道孔将所述一对沟道孔耦接。在沟道孔和管道沟道孔中顺序地形成有存储层14、沟道层15和电介质层16。与此同时，在一对沟道孔之间形成有第一沟槽Tl，以将用于每个沟道孔的栅电极层13隔离。此外，在彼此相邻但分别属于不同对的沟道孔之间形成有第二沟槽T2，第二沟槽T2将用于每个串的栅电极层13隔离。根据现有的非易失性存储器件，由于多个存储器单元被垂直地层叠，因此垂直高度增加。另外，沟道孔或沟槽的最上部的水平宽度不可避免地增加。具体而言，虽然图I示出沟道孔或沟槽具有恒定的宽度，但是由于刻蚀工艺特性的原因，导致所述宽度从沟道孔或沟槽的上部到下部变小。因此，当非易失性存储器件的垂直高度增加时，沟道孔或沟槽的最上部的水平宽度也会增加。相应地，非易失性存储器件的水平面积不可避免地增加。因此，能够防止水平面积增加的结构是有用的。
技术实现思路
本专利技术的实施例针对一种能够在不降低操作特性的情况下减小水平面积的非易失性存储器件。根据本专利技术的一个实施例，一种非易失性存储器件包括第一沟道，所述第一沟道包括自衬底垂直地延伸的一对第一柱体以及位于所述一对第一柱体之下并且将所述一对第一柱体耦接的第一耦接部分；第二沟道，所述第二沟道与第一沟道相邻，包括自衬底垂直地延伸的一对第二柱体以及位于所述一对第二柱体之下并且将所述一对第二柱体耦接的第二耦接部分；多个栅电极层和层间电介质层，所述多个栅电极层和层间电介质层沿着第一柱体和第二柱体交替地层叠，其中，最上部的栅电极层包括用于选择晶体管的栅电极层，而除了最上部的栅电极层之外的栅电极层包括用于存储器单元的栅电极层；以及第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽分别将形成在一对第一柱体之间和一对第二柱体之间的多个栅电极层隔离，其中，第一沟道的选择晶体管与第二沟道的选择晶体管共用栅电极层。 一种形成非易失性存储器件的方法包括以下步骤在衬底之上形成管道栅电极，所述管道栅电极包括掩埋在所述管道栅电极中的第一牺牲层和第二牺牲层；在管道栅电极和牺牲层之上交替地层叠多个第一层间电介质层和栅电极层；选择性地刻蚀至少所述多个层间电介质层和栅电极层以形成第一对沟道孔和第二对沟道孔，其中第一对沟道孔之间的宽度和第二对沟道孔的宽度大于一第一沟道孔与相邻的一第二沟道孔之间的宽度；去除牺牲层以形成第一耦接区和第二耦接区，所述第一耦接区和第二耦接区分别将第一对沟道孔和第二对沟道孔耦接；在第一对沟道孔和第二对沟道孔以及第一耦接区和第二耦接区的内壁上形成第一存储层和第一沟道层；以及刻蚀第一对沟道孔和第二对沟道孔之间的多个层间电介质层和栅电极层以形成沟槽。附图说明图I是说明现有3D非易失性存储器件的截面图。图2至图7是说明根据本专利技术的一个实施例的非易失性存储器件及其制造方法的截而图。图8是说明根据本专利技术所述实施例的非易失性存储器件的电路图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是本专利技术可以用不同的方式实施，并不应当解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的不同附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例做夸大处现。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。图2至图7是说明根据本专利技术的一个实施例的非易失性存储器件及其制造方法的截面图。具体而言，图7是根据本专利技术的实施例的非易失性存储器件的截面图，图2至图6是说明用于制造图7的器件的中间工艺的截面图。参照图2，管道栅电极110包括掩埋在其中的第一牺牲层120A和第二牺牲层120B，并且管道栅电极110被形成在衬底(未示出)之上以形成管道沟道晶体管。第一牺牲层120A和第二牺牲层120B提供用以形成管道沟道晶体管的沟道的空间，并且第一牺牲层120A和第二牺牲层120B可以形成为条形，所述条形具有沿着截面方向(以下称为第一方向)的长轴和沿着与截面方向相交叉的方向(以下称为第二方向)的短轴。第一牺牲层120A和第二牺牲层120B可以具有被管道栅电极110包围的侧表面和下表面以及暴露出的上表面。此外，多个第一牺牲层120A和第二牺牲层120B可以沿着第一方向和第二方向布置成矩阵式。掩埋有第一牺牲层120A和第二牺牲层120B的管道栅电极110可以通过以下工艺来形成在衬底之上沉积用于形成管道栅电极110的导电层，例如掺杂的多晶硅；选择性地刻蚀用于形成管道栅的导电层，以形成要掩埋第一牺牲层120A和第二牺牲层120B的空间；以及用形成第一牺牲层120A和第二牺牲层120B的电介质层填充所述空间。例如，电介质层可以包括氮化物。在管道栅电极110以及第一牺牲层120A和第二牺牲层120B之上交替层叠多个第一层间电介质层130和栅电极层140。交替层叠的第一层间电介质层130和栅电极层140形成层叠结构。 提供最上部的栅电极层140用于形成选择晶体管的栅极，提供其它的栅电极层140用于形成存储器单元。栅电极层140可以包括掺杂的多晶硅。此外，提供第一层间电介质层130用于将多个栅电极层140彼此隔离，并且第一层间电介质层130可以包括氧化物。参照图3，选择性地刻蚀第一层间电介质层130和栅电极层140的层叠结构，以形成暴露出第一牺牲层120A的一对第一沟道孔CHA和暴露出第二牺牲层120B的一对第二沟道孔CHB。第一沟道孔CHA和第二沟道孔CHB提供用以形成选择晶体管的沟道和存储器单元的空间。在此，根据本专利技术的本实施例的非易失性存储器件在彼此相邻的第一沟道孔CHA与第二沟道孔CHB之间具有宽度W3，更具体而言在右侧的第一沟道孔CHA与左侧的第二沟道孔CHB之间具有宽度W3。虽然下面进行了进一步的描述，但是在本专利技术的这一实施例中在相邻的第一沟道孔CHA与第二沟道孔CHB之间未形成沟槽。因此，根据本专利技术的本实施例的非易失性存储器件的水平面积可以减小。另一方面，分别在一对第一沟道孔CHA之间以及在一对第二沟道孔CHB之间形成沟槽(参照图5)。因此，一对第一沟道孔CHA之间的宽度Wl和一对第二沟道孔CHB之间的宽度W2可以超过相邻的第一沟道孔CHA与第二沟道孔CHB之间的宽度W3。在刻蚀工艺期间，可以将一对第一沟道孔本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：第一沟道，所述第一沟道包括自衬底垂直地延伸的一对第一柱体和位于所述一对第一柱体之下并将所述一对第一柱体耦接的第一耦接部分；第二沟道，所述第二沟道与所述第一沟道相邻，并且包括自所述衬底垂直地延伸的一对第二柱体和位于所述一对第二柱体之下并将所述一对第二柱体耦接的第二耦接部分；多个栅电极层和层间电介质层，所述多个栅电极层和层间电介质层沿着所述第一柱体和所述第二柱体交替地层叠，其中，最上部的栅电极层包括用于选择晶体管的栅电极层，而除了所述最上部的栅电极层之外的栅电极层包括用于存储器单元的栅电极层；以及第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽分别将形成在所述一对第一柱体之间和所述一对第二柱体之间的所述多个栅电极层隔离，其中，所述第一沟道的选择晶体管与所述第二沟道的选择晶体管共用栅电极层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴仙美，朴丙洙，吴尚炫，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：