半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件以及一种制造半导体器件的方法。所述半导体器件包括：形成在半导体衬底之上的栅，所述栅彼此间隔开并且每个都具有隧道绝缘层、浮栅、电介质层、第一导电层以及金属硅化物层的层叠结构；第一绝缘层，其沿着所述栅的侧壁以及在所述栅之间的半导体衬底的表面而形成，并且被配置为具有低于金属硅化物层的顶部的高度；以及第二绝缘层，其沿着第一绝缘层的表面以及金属硅化物层的表面而形成，并且被配置为覆盖在栅之间的间隔的上部，其中在栅之间形成气隙。

【技术实现步骤摘要】

本专利技术的示例性实施方案涉及ー种，更具体地，涉及ー种包含通过硅化工艺形成的金属硅化物层的。
技术介绍
随着半导体器件的集成度的提高，半导体器件内的导线宽度和导线之间的间隔变得更小。在减小导线之间的干扰方面，在相邻的导线之间可以形成气隙，其中所述干扰通常 随着间隔/宽度而増大。此外，在改善随着所述宽度的减小而变化的导线电阻方面，可以通过使形成导线的叠层的一部分硅化而将导线的一部分制成金属硅化物层。这里，在使用气隙形成エ艺和硅化工艺二者时，在先于硅化工艺进行的抛光エ艺或干法刻蚀エ艺期间，半导体器件的电性能可能会降低。下面參考图IA和图1B，采用形成NAND快闪存储器件的字线的エ艺作为ー个实例，更详细描述硅化工艺的特征。參见图1A，在包括隔离区和有源区的半导体衬底11的有源区之上形成用于浮栅的沟道绝缘层13和导电层15。作为參考，图IA和图IB是沿着与半导体衬底11的有源区平行的方向所截取的截面图。然后，依次层叠电介质层17和多晶硅层(即用于控制栅的第一导电层19)。栅硬掩模图案21形成在第一导电层19上。为了限定形成字线的区域，栅硬掩模图案21的每个都形成为在与所述有源区交叉的方向上延伸的线型结构。然后，使用栅硬掩模图案21作为刻蚀掩模来刻蚀第一导电层19、电介质层17和导电层15。因此，第一导电层19、电介质层17和导电层15沿着有源区被图案化，从而形成沿着有源区相互间隔开的多个层叠图案MP。层叠图案MP的每个包括在与有源区交叉的方向上耦合的第一控制栅CG1、在与有源区交叉的方向上彼此间隔开的浮栅FG、以及在第一控制栅CGl的每个与浮栅FG的每个之间形成的电介质层17。然后，通过向栅硬掩模图案21之间的半导体衬底11中注入杂质来形成单元结(,cell junction) Ila0绝缘层25形成在形成有单元结Ila的整个结构上。绝缘层25可以是用于保护层叠图案MP的侧壁的间隔件层。如果为了提高半导体器件的集成度而使层叠图案MP之间的间隔形成得窄，则在层叠图案MP之间的整个间隔被绝缘层25填充之前，层叠图案MP之间的间隔的上部被绝缘层25覆盖。因此，在层叠图案MP之间形成气隙23。參见图1B，为了改善第一控制栅CGl的电阻，进行将第一控制栅CGl的上部硅化的エ艺。为了进行硅化工艺，事先进行暴露第一导电层19(即多晶硅层)的エ艺。然后，进行以下エ艺在所暴露的第一导电层19之上形成金属层的エ艺、通过进行初次退火エ艺使得金属层的金属扩散到第一导电层19(即多晶娃层)中来形成第一金属娃化物层的エ艺、在初次退火エ艺之后去除剰余的金属层的エ艺、以及包括使第一金属硅化物层变成比第一金属硅化物层更稳定并且具有低电阻的第二金属硅化物层27的二次退火エ艺的硅化工艺。通过二次退火エ艺形成的金属硅化物层27成为第二控制栅CG2。第二控制栅CG2是通过将第一控制栅CGl的上部硅化而形成的，因此成为字线。暴露第一导电层19的エ艺可以使用化学机械抛光(CMP)エ艺(即抛光エ艺)或者回蚀エ艺(即干法刻蚀エ艺)来进行。但是，如果第一导电层19是通过CMPエ艺暴露的，则在第一导电层19的表面上可能形成CMP划痕或者在CMPエ艺中使用的浆料可能保留在开放的气隙23内。此外，如果第一导电层19是通过回蚀エ艺暴露的，则保留在层叠图案MP的侧壁上和在气隙23的底部处的绝缘层25可能会被损耗。此外，因为保留在气隙23中的绝缘层25被回蚀エ艺损耗，所以半导体衬底的表面A会被暴露。这里，为了防止半导体器件的电性能的降低，ー种改善抛光エ艺或干法刻蚀エ艺的方法是有益的。
技术实现思路
本专利技术的示例性实施方案涉及ー种，所述防止在通过硅化工艺形成金属硅化物层的过程中损伤半导体衬底表面或者损伤多晶娃层的表面。根据本公开的ー个方面的半导体器件包括形成在半导体衬底的栅，所述栅彼此间隔开并且每个都具有隧道绝缘层、浮栅、电介质层、第一导电层和金属硅化物层的层叠结构；第一绝缘层，其沿着所述栅的侧壁和所述栅之间的半导体衬底的表面形成并且被配置为具有低于所述金属硅化物层的顶部的高度；以及第二绝缘层，其沿着第一绝缘层的表面和金属硅化物层的表面形成并被配置为覆盖所述栅之间的间隔的上部，其中在所述栅之间形成气隙。根据本公开的另ー个方面的制造半导体器件的方法包括以下步骤在半导体衬底之上形成彼此间隔开的栅图案，每个栅图案包括多晶硅层；以在栅图案之间形成第一气隙的方式，在形成有栅图案的半导体衬底上形成第一绝缘层；通过部分地去除第一气隙之上的第一绝缘层来使所述第一气隙开放；在第一绝缘层之上形成用与第一绝缘层不同的材料制成的牺牲层；部分地刻蚀牺牲层和第一绝缘层来暴露每个栅图案的一部分；将栅图案的暴露的部分硅化；以及在形成有硅化了的栅图案的半导体衬底之上形成第二绝缘层，其中在硅化了的栅图案之间形成第二气隙。根据本专利技术公开的另ー个方面的制造半导体器件的方法包括以下步骤在半导体衬底之上形成彼此间隔开的栅图案；在栅图案之上形成第一绝缘层，其中在第一绝缘层中形成有第一气隙；通过部分地去除所述第一绝缘层并保留构成第一气隙的轮廓的第一绝缘层的剩余部分来使所述第一气隙开放；暴露并硅化栅图案的每个的一部分；以及在硅化了的栅图案之上形成第二绝缘层，其中在第二绝缘层中形成有第二气隙。附图说明图IA和IB是表示硅化工艺的截面图；图2A到2J是表示根据本专利技术的第一示例性实施例的的截面图；和图3A到3C是表示根据本专利技术的第二示例性实施例的的截面图。具体实施例方式下面将參照附图详细描述本专利技术的一些示例性实施例。提供这些附图以便本领域普通技术人员能理解本专利技术的实施例的范围。 图2A至图2J是说明根据本专利技术的第一示例性实施例的的截面图。在这些图中，根据ー个实例，示出了与NAND快闪存储器件的存储器単元相耦接的字线形成区域。參见图2A，在包括已被注入了 N型杂质或P型杂质的阱(未示出)的半导体衬底101之上形成彼此间隔开的多个层叠图案MP，其中，执行离子注入エ艺用于控制为此执行的阈值电压。在下文中，以NAND快闪存储器件为例来更加详细地描述形成层叠图案MP的方法。半导体衬底101包括交替布置且彼此平行延伸的隔离区(未示出)和有源区。在半导体衬底101的有源区之上形成用于浮栅的导电层105和隧道绝缘层103。通过将隧道绝缘层103和导电层105层叠在整个半导体衬底101之上且然后将形成在半导体衬底101的处于有源区之间的隔离区之上的隧道绝缘层103和导电层105去除，可以使隧道绝缘层103和导电层105仅保留在有源区之上。接着，通过对由于去除隧道绝缘层103和导电层105而暴露出来的半导体衬底101进行刻蚀来在半导体衬底101中形成沟槽(未示出)，且随后可以用隔离层填充沟槽。隧道绝缘层103可以由SiO2制成且可以通过氧化工艺或氧化物沉积エ艺来形成。导电层105可以由多晶娃制成。接下来，在隔离层和保留于有源区之上的导电层105的表面上形成电介质层107。电介质层107可以具有层叠了氧化硅层、氮化硅层和氧化硅层的ONO结构。替代地，电介质层107可以由具有高介电常数的Al2O3层、ZrO2层和HfO3层中的至少ー种的高介电(高-k)层形成，以便获得控制栅与导电层之间的合适的耦合比。在电介质层107之上形成用于控制栅的第一导本文档来自技高网...

【技术保护点】
一种半导体器件，包括：形成在半导体衬底上的栅，所述栅彼此间隔开并且每个都具有隧道绝缘层、浮栅、电介质层、第一导电层以及金属硅化物层的层叠结构；第一绝缘层，所述第一绝缘层沿着所述栅的侧壁以及在所述栅之间的半导体衬底的表面而形成，并且被配置为具有低于所述金属硅化物层的顶部的高度；以及第二绝缘层，所述第二绝缘层沿着所述第一绝缘层的表面以及所述金属硅化物层的表面而形成，并且被配置为覆盖在所述栅之间的间隔的上部，其中在所述栅之间形成气隙。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金兑京，张民植，金相德，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：