制造半导体器件（400）的方法，其通过在衬底上形成硬掩膜材料层（408）开始，该衬底上包括半导体材料层（402）和半导体材料层（402）上方的绝缘材料层(404)，这样的话，硬掩膜材料层（408）则覆在绝缘材料层（404）之上。执行多个曝光光刻工艺来创建在硬掩模材料层（408）上方的光阻剂特征的组合图样，并且通过使用光阻剂特征的组合图样使凹线图样位于硬掩模材料中。继续执行该方法，通过利用掩模特征的阻挡图样（442）来覆盖凹线图样（422）的指定区域，并且在绝缘材料(404)中形成沟道图样（452），其中沟道图样（425）由光阻剂特征的阻挡图样（442）和硬掩模材料（408）来定义。随后，导电材料（472）被沉积在沟道（452）中，并生成半导体器件的导线。
【技术实现步骤摘要】
【国外来华专利技术】方法
本专利技术主题的实施例总体上涉及半导体器件的制造技术和工艺。尤其是，本专利技术主题的实施例涉及光刻(photolithographic)掩模的设计、仓Il建和使用，以此来减少在半导体器件的制造过程中的设计规则违反(V i OI at i on )。
技术介绍
半导体产业致力于在更小的芯片上制造具有越来越高密度的半导体器件的集成电路，以此来达到更高的性能以及降低制造成本。对大规模集成电路来说，这种意愿已经迫使电路尺寸和器件特征持续地收缩。减少诸如在场效应晶体管中的栅极的长度和导线的宽度等结构尺寸的能力则是由光刻性能来驱动的。在传统的光刻系统中，通过提供穿过或反射在掩模或光罩(reticle)上的辐射从而在半导体晶片上形成图像。一般来说，该图像聚焦在晶片上曝光并图样化诸如光阻剂材料之类的材料层。相应地，利用该光阻剂材料来定义在半导体晶片的一层或多层上的掺杂区域、沉积区域、蚀刻区域或者其他结构和特征。光阻剂材料也能定义与半导体器件的金属层相关的导线或导电盘(pads)。进一步地，该光阻剂材料能定义绝缘区域、晶体管栅极或者其他晶体管结构和元件。使用两个或多个光刻子工艺的多曝光/图样化工艺，可用于形成具有极小和紧密排布的特征的光阻剂图样。一种类型的双曝光工艺形成第一光阻剂图样，利用该第一光阻剂图样来蚀刻该晶片，接着形成第二光阻剂图样，并且利用该第二光阻剂图样来蚀刻该晶片。另一种类型的双曝光工艺形成第一光阻剂图样，用第二光阻剂层覆盖第一光阻剂图样，曝光并显影(develop)第二光阻剂层，然后蚀刻该晶片。该双曝光工艺有时也被称作双曝光单蚀刻工艺。目前在半导体产业中的可用的光刻工具能够达到大概80纳米的线分辨率。尤其是，193纳米的浸入式步进技术能够实现在单层掩模上短至80纳米的间距。实际上，具有低于80纳米间距的器件特征能够通过上述的双曝光/图样化工艺来实现。不幸的是，即便使用了多曝光工艺，间距或线段分割的向下缩放(scaling)比例最终被光刻工具的实际执行能力所限制。相应地，通常使用一定的设计规则来检查期望的半导体器件特征的可行性和生产能力。例如，设计规则检查(DRC:design rule check)方法能用来识别在诸如局域互连之类的导电轨迹(trace)推荐布局中潜在的引脚到引脚和/或引脚到线的违规(violations)。因此，如果该推荐布局包括对特定的光刻工具来说太短的引脚到引脚(tip-to-tip)或引脚到线(tip-to-line)的间距的话,那么在不将一些导电轨迹短接在一起的情况下利用该推荐的布局来制造器件则是不可能的。
技术实现思路
提供一种在半导体器件结构上创建器件特征的方法。该方法包括创建半导体器件结构的目标材料上方的第一光阻剂特征图样，该第一光阻剂特征图样由第一部分光刻掩模来定义。该方法也创建目标材料上方的第二光阻剂特征图样，该第二光阻剂特征图样由第二部分光刻掩模来定义。该第一光阻剂特征图样和该第二光阻剂特征图样共同形成光阻剂特征的组合图样。该方法继续使用该光阻剂特征的组合图样作为蚀刻掩模来选择性地蚀刻该目标材料。从而生成形成在目标材料中的凹线图样。然后该方法形成第三光阻剂特征图样，其覆盖凹线图样的指定部分。本专利技术还提供一种制造半导体器件的方法。该方法首先提供包括半导体材料层和在该半导体材料层上方的绝缘体材料层的半导体器件结构。该方法接着就是在绝缘材料层上方形成硬掩模材料层以及在硬掩模材料层上方创建光阻剂特征的组合图样。该光阻剂特 征的组合图样包括利用第一光刻掩模形成的第一光阻剂特征和利用第二光刻掩模形成的第二光阻剂特征。然后，该方法使用该光阻剂特征的组合图样作为蚀刻掩模来选择性地蚀刻该硬掩模材料层，最终生成定义在硬掩模材料层中的正性硬掩模图样和负性凹线图样。该方法还创建在该绝缘材料上的附加的光阻剂特征的图样。该附加的光阻剂特征与定义在负性凹线图样中一个或多个的凹线交叉。本专利技术还提供另一种制造半导体器件的方法。该方法在基底上形成硬掩模层，该基底包括半导体材料层和在该半导体材料层上方的绝缘层，该硬掩模材料层在该绝缘层上方。通过执行多曝光光刻工艺来创建在硬掩模材料层上方的光阻剂特征的组合图样以及通过在硬掩模中形成凹线图样来继续该方法。通过光阻剂特征的组合图样来定义该凹线图样。然后该方法利用光阻剂特征的阻挡(blocking)图样来覆盖凹线图样的指定部分，并且在绝缘材料中形成沟道(trench)图样。光阻剂特征的阻挡图样和硬掩模材料定义了沟道图样。然后该方法在沟道中沉积导电材料，最终生成半导体器件的导线。本专利技术还提供一种创建用于具有减少的引脚到引脚和引脚到线的违规的半导体器件特征的光刻掩模的方法。该方法提供表示期望的掩模图样的初始数据并分析该初始数据以识别在该期望的掩模图样中引脚到引脚和引脚到线的违规(Violations)。该方法根据所识别的违规来修改初始数据以此来获得表示修改后的掩模图样的更新数据。该修改后的掩模图样不存在引脚到引脚和引脚到线的违规。然后该方法利用该更新数据生成具有该修改后的掩模图样的光刻掩模。本专利技术还提供另一种生成用于具有减少的设计规则违反的半导体器件特征的光刻掩模的方法。该方法提供表示整体掩模图样的初始数据，处理该初始数据以将完整的掩模图样分解为多个部分掩模图样，在该多个部分掩模图样上执行设计规则检查以识别在该多个部分掩膜图样中的引脚到引脚和引脚到线的违规。上述操作最终得到所识别的违规。该方法接着根据该所识别的违规来修改该多个部分掩模图样中的至少一个来获得修改后的部分掩模图样组，其中在该修改后的掩模图样组中的每个掩模图样都不存在引脚到引脚和引脚到线的违规。然后该方法生成用于该修改后的部分掩模图样组的光刻掩模。本专利技术还提供了用于具有减少的设计规则违反的半导体特征的光刻方法。首先该方法提供整体的掩模图样。该整体的掩模图样被分解为第一部分掩模图样和第二部分掩模图样。通过识别至少在该第一部分掩模中设计规则违反来继续该方法，最终生成所识别的违反。然后该方法根据该所识别的违反来修改该第一部分掩模图样以获得修改后的第一部分掩模图样，该修改后的第一部分掩模图样不存在设计规则的违反。该方法也根据该所识别的违反生成阻挡掩模图样，该阻挡掩模图样不存在设计规则的违反，并对应于修改后的第一部分掩模图样、第 二部分掩模图样和阻挡掩模图样来创建光刻掩模。上面的
技术实现思路
用于以简单的方式来介绍在下面的详细描述中进一步描述的构思的概要。上面的
技术实现思路
并不意图确定权利要求主题的关键特征或实质特征，其也意图用于辅助确定权利要求主题的范围。附图说明本专利技术主题所揭示的内容可通过参考以下详细说明和权利要求并配合附图来全面了解，其中在整个附图中相同的参考符号表示相似的组件。图I是示例性的静态随机访问存储器(SRAM)单元的顶视图和部分透视图(phantom view),显示了双向局域互连的布局；图2是基于图I所示的SRAM单元的SRAM单元的3*2阵列的顶视图和部分透视图；图3是基于变化的SRAM单元布局的SRAM单元的3*2阵列的顶视图和部分透视图；图4是显示掩模生成工艺的示例性实施例的流程图；图5是第一部分掩模图样的顶视图；图6是第二部分掩模图样的顶视图；图7是阻挡掩模图样的顶视图；图8是图6所示的第本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：理查德·舒尔茨，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：
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