半导体器件及其制造方法技术

一种半导体器件，包括栅堆叠、源区、漏区、接触塞和层间介质，所述栅堆叠形成于衬底上，所述源区和所述漏区位于所述栅堆叠两侧且嵌于所述衬底中，所述接触塞嵌于所述层间介质中，其中，所述接触塞包括第一部，所述接触塞以所述第一部接于所述源区和/或所述漏区上，所述第一部的上表面与所述栅堆叠的上表面齐平，且所述第一部的侧壁与其底壁的夹角小于90°。还提供了一种半导体器件的制造方法。既可使该第一部与源区和/或漏区的接触面积增大，利于减小接触电阻；也可使该第一部的顶部与栅堆叠的顶部之间的距离增大，利于降低该第一部与栅堆叠之间短路的可能性。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种。
技术介绍
包括源区和漏区的半导体器件(比如晶体管)是集成电路中的常用元件。而在半导体器件的源区和漏区与电路中的其他部件之间实现所需电连接的接触 结构，是电路中的重要组成部分之一。图I示出了现有的接触结构的实例。如图I所示，接触结构130形成在包括栅极、源区和漏区的半导体器件的源区和漏区上。该接触结构的顶部131大于其底部133。然而，这样的接触结构具有以下问题。由于该接触结构的底部较小，所以该接触结构与源区和漏区的接触面积较小，随着半导体器件尺寸的逐渐缩小，其对接触电阻的影响逐渐增大。此外，这种接触结构的顶部与半导体器件的栅极顶部之间的距离较小，这增大了接触结构与栅极之间短路的可能性。
技术实现思路
本专利技术的其中一个目的是克服以上缺点中的至少一个，并提供一种改进的。根据本专利技术的一个方面，提供了一种半导体器件，包括栅堆叠、源区、漏区、接触塞和层间介质，所述栅堆叠形成于衬底上，所述源区和所述漏区位于所述栅堆叠两侧且嵌于所述衬底中，所述接触塞嵌于所述层间介质中，其中，所述接触塞包括第一部，所述接触塞以所述第一部接于所述源区和/或所述漏区上，所述第一部的上表面与所述栅堆叠的上表面齐平，且所述第一部的侧壁与其底壁的夹角小于90°。所述第一部的侧壁与其底壁的夹角小于90°，可使所述第一部的顶部小于其底部。换言之，包含该第一部的半导体器件与其他同尺寸的半导体器件相比，该第一部的顶部面积较小而底部面积较大。因此，既可使该第一部与源区和/或漏区的接触面积增大，利于减小接触电阻；也可使该第一部的顶部与栅堆叠的顶部之间的距离增大，利于降低该第一部与栅堆叠之间短路的可能性。根据本专利技术的再一方面，提供了一种半导体器件的制造方法，包括在(100)衬底上形成栅堆叠基体，并在所述栅堆叠基体两侧形成源区和漏区； 在所述源区和/或所述漏区上以晶面外延工艺形成外延层，以使所述外延层的侧壁与其底壁的夹角小于90° ; 形成平坦化的层间介质，以暴露所述外延层； 至少去除部分高度的所述外延层，以形成接触孔； 以导电材料填充所述接触孔。通过先在形成于(100)衬底上的源区和/或漏区上以晶面外延工艺形成外延层，以使所述外延层的侧壁与其底壁的夹角小于90°，再在至少去除部分高度的所述外延层后形成接触孔，再以导电材料填充所述接触孔，进而可形成第一部，且使所述第一部的侧壁与其底壁的夹角小于90°，即，使所述第一部的顶部小于其底部。换言之，包含该第一部的半导体器件与其他同尺寸的半导体器件相比，该第一部的顶部面积较小而底部面积较大。因此，既可使该第一部与源区和/或漏区的接触面积增大，利于减小接触电阻；也可使该第一部的顶部与栅堆叠的顶部之间的距离增大，利于降低该第一部与栅堆叠之间短路的可能性。附图说明本专利技术的这些和其它目的、特征和优点将会从结合附图对于本专利技术示例性实施例的以下详细描述中变得更为清楚明了。在附图中 图I示出了现有的接触结构的横截面示意图。、图2示出了根据本专利技术示例性实施例的半导体器件的横截面示意图。图3A示出了根据本专利技术的示例性实施例制造半导体器件的第一步骤，通过该步骤形成了外延层。图3B示出了根据本专利技术的示例性实施例制造半导体器件的第二步骤，在该步骤中形成了层间介质。图3C示出了根据本专利技术的示例性实施例制造半导体器件的第三步骤，通过该步骤形成了平坦化的层间介质。图3D示出了根据本专利技术的示例性实施例制造半导体器件的第四步骤，在该步骤中形成了接触孔。图3E示出了根据本专利技术的示例性实施例制造半导体器件的可选的第五步骤，通过该步骤形成了接触层。图3F示出了根据本专利技术的示例性实施例制造半导体器件的第六步骤，在该步骤中利用导电材料填充了接触孔。图3G示出了根据本专利技术的示例性实施例制造半导体器件的可选的第七步骤，在该步骤中形成了平坦化的第一部。具体实施例方式以下将结合附图详细描述本专利技术的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本专利技术的实施例而并不意图限制本专利技术的保护范围。为了使本专利技术的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。首先，参照图2详细描述根据本专利技术示例性实施例的半导体器件。如图2所示，根据本专利技术示例性实施例的接触塞230的第一部280形成在半导体器件的源区241和/或漏区242上。尽管图2示出了第一部280形成在半导体器件的源区241和漏区242这两者上，但正如本领域技术人员所知，也可以根据需要，使第一部280仅形成在源区241和漏区242之一上。作为示例，所述第一部280材料可以为第一金属材料(即为金属层)。所述第一金属材料可以包括但不限于从以下材料构成的组中选取的材料或材料组合W、Al、TiAl, Cu。可选地，所述第一部280的外部可以设置有衬层(即为阻挡层，未示出)。在一个示例中，该衬层由第二金属材料形成。所述第二金属材料可以包括但不限于从以下材料构成的组中选取的材料或材料组合Ti、TiN、Ta、TaN或Ru。第一部280的顶部面积小于其底部面积。由于第一部280的底部面积较大，因此利于减小第一部280与半导体器件的源区241和漏区242之间的接触电阻。在图2所示的示例性实施例中，所述第一部280的上表面与栅堆叠210的上表面齐平(本文件中，术语“齐平”意指二者的高度差在工艺允许的误差范围内)，且所述第一部280的侧壁与其底壁的夹角小于90°。特别地，所述第一部280的侧壁与其底壁的夹角范围可为50° 60°。如图2所示，根据本专利技术示例性实施例的半导体器件200包括衬底201 ;形成在衬底201上的栅堆叠210 ;分别位于栅堆叠210两侧的衬底中的源区241和漏区242 ;形成在源区241和漏区242中的至少一个上的接触塞230的第一部280 ;以及，嵌有所述接触塞230的层间介质260。衬底201可以为硅或锗，还可以为绝缘体上硅(SOI)或绝缘体上硅锗，也可以是 形成于半导体衬底上的任意半导体材料，如SiC等，甚至可以是III-V族化合物半导体(如GaAs、InP等)或II-VI族化合物半导体(如ZnSe、ZnS)等。栅堆叠210可以包括栅极电介质211和位于栅极电介质211上的栅电极212。在本实施例中，栅堆叠210还包括侧墙隔离层220 (spacer，所述侧墙隔离层可为单层或多层结构，所述侧墙隔离层为多层结构时，相邻层之间的材料可不同，在其他实施例中，也可以不包括侧墙隔离层)，其设置在栅极电介质211和栅电极212的侧壁上。作为示例，栅极电介质211可以由氧化硅、氮氧化硅或高k电介质材料(如Hf02、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO, Al2O3, La2O3, ZrO2, LaAlO中的一种或其组合)形成，栅电极212可以由导电材料(如金属或掺杂的半导体材料，掺杂的半导体材料例如为掺杂的多晶硅)形成。源区241和漏区242可经由离子注入工艺(向衬底201中注入掺杂粒子)或者先在栅堆叠210两侧形成沟槽再在暴露的衬底201上外延生长半导体材料后形成，不再赘述。层间介质260材料可为掺杂或未掺杂的氧化硅玻璃，如Si0F、SiC0H、Si0、SiC0、SiC0N、Si0N、PSG (磷硅玻璃)或BPSG (本文档来自技高网...

【技术保护点】
一种半导体器件，包括栅堆叠、源区、漏区、接触塞和层间介质，所述栅堆叠形成于衬底上，所述源区和所述漏区位于所述栅堆叠两侧且嵌于所述衬底中，所述接触塞嵌于所述层间介质中，其特征在于，所述接触塞包括第一部，所述接触塞以所述第一部接于所述源区和/或所述漏区上，所述第一部的上表面与所述栅堆叠的上表面齐平，且所述第一部的侧壁与其底壁的夹角小于90°。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：