一种高压LDMOS器件，属于半导体功率器件技术领域。本发明专利技术在常规具有降场层结构的高压LDMOS器件结构基础上，通过提高第一导电类型半导体降场层3的浓度，减小第一导电类型半导体降场层3在器件宽度方向上的面积，即第一导电类型半导体降场层（3）在器件宽度方向上呈现不连续状态，中间周期性间隔着第二导电类型半导体电荷平衡区（16），在不连续的降场层3之间提供了额外的导电通道，增加了电流流动路径的面积，同时导电路径也相对较短；并且可以增加第二导电类型半导体电荷平衡区16的浓度，极大地降低器件导通电阻。与常规具有降场层的高压LDMOS器件相比，本发明专利技术导通电阻进一步降低并且并不额外占用芯片面积，本发明专利技术可应用于消费电子、显示驱动等多种产品中。
【技术实现步骤摘要】
本专利技术属于半导体功率器件
，涉及高压横向双扩散金属氧化物半导体器件(LDMOS)。
技术介绍
高压LDMOS (Double-diffused M0SFET)器件由于其良好的工艺兼容性，易于通过内部连线将分布将表面的源极、栅极和漏极与低压逻辑电路单片集成，被广泛的运用在高压功率集成电路中。但高压LDMOS器件的导通电阻与器件击穿电压之间的矛盾一直是高压器件设计的技术瓶颈，DMOS器件的导通电阻Rm与器件耐压BV存在Ron - BV2-3^2-6的关系，当设计高压器件时，为了得到高的耐压BV，不可避免的会增 大器件的导通电阻，在器件设计过程中，往往要求器件具有高的耐压、低的导通电阻和小的芯片面积，由于上述矛盾关系的存在，阻碍了高压LDMOS器件在高压功率集成电路中的应用。为了克服这个矛盾关系，J.A. APPLES等人提出了 RESURF(Reduced SURface Field)降低表面场技术，此技术自提出以来就被广泛运用于高压器件设计之中，但此技术只能在一定程度上降低导通电阻，仍然满足不了高速发展的功率集成电路对高压LDMOS器件的技术要求。图I是现有的具有降场层的高压LDMOS器件结构示意图。其第一导电类型半导体降场层3位于第二导电类型半导体漂移区2中，所述第一导电类型半导体降场层3为连续单纯的第一导电类型半导体材料(如图2所示)，该第一导电类型半导体降场层3能够在一定程度上降低LDMOS器件的导通电阻，但仍然无法满足高速发展的功率集成电路对高压LDMOS器件的技术要求。
技术实现思路
本专利技术的目的是提供一种高压LDMOS器件，所述LDMOS器件与传统具有降场层的高压LDMOS器件相比，其导通电阻进一步降低并且并不额外占用芯片面积(或在相同的导通能力的情况下具有更小的芯片面积)。本专利技术技术方案如下—种高压LDMOS器件,如图3所不,包括第一导电类型半导体衬底I、位于第一导电类型半导体衬底I表面的第二导电类型半导体漂移区2、位于第二导电类型半导体漂移区2顶部一侧的第二导电类型半导体漏区10、位于第二导电类型半导体漂移区2顶部另一侧的第一导电类型半导体体区6，第一导电类型半导体体区6中具有第二导电类型半导体源区11和第一导电类型半导体体接触区12 ;器件表面与第二导电类型半导体漏区10接触的是漏极金属15，与第二导电类型半导体源区11和第一导电类型半导体体接触区12接触的是源极金属14，第一导电类型半导体体区6和部分第二导电类型半导体漂移区2表面是栅氧化层8、栅氧化层8表面是栅极9，其余第二导电类型半导体漂移区2表面是场氧化层7，源极金属14、栅极9和漏极金属15三者之间填充金属前介质13。所述第一导电类型半导体体区6与第一导电类型半导体衬底I之间还具有横向与第二导电类型半导体漂移区2接触的第一导电类型半导体埋层4。所述第二导电类型半导体漂移区2内部还具有第一导电类型半导体降场层3。所述第一导电类型半导体降场层3在器件宽度方向上呈现不连续状态，中间周期性间隔着第二导电类型半导体电荷平衡区16 (如图4所示)。图4所示为图3中沿BB’连线的剖面图，与图2所示传统横向高压DMOS剖面相比在第一导电类型半导体降场层3沿器件宽度方向增加了第二导电类型半导体电荷平衡区16，所述第二导电类型半导体电荷平衡区16能增加耗尽界面数量，进一步降低导通电阻，为更好的实现电荷平衡，可适当增加第二导电类型半导体电荷平衡区16的掺杂浓度。本专利技术提供的一种高压LDMOS器件中，所述第一导电类型半导体降场层3还可由分段线性变掺杂的第一导电类型半导体形成，其长度和掺杂浓度自第二导电类型半导体源区11至第二导电类型半导体漏区10逐渐降低。本专利技术提供的一种高压LDMOS器件，其工作原理与传统的高压LDMOS器件类似， 都是运用电荷平衡原理来提高器件的击穿电压，但本专利技术中的器件导通损耗低于传统高压LDMOS器件。图I为传统的高压LDMOS器件，包括第一导电类型半导体衬底I、第二导电类型半导体漂移区2、第一导电类型半导体降场层3、第一导电类型半导体埋层4、第一导电类型半导体体区6、场氧化层7、栅氧化层8、栅极9、第二导电类型半导体漏区10、第二导电类型半导体源区U、第一导电类型半导体体接触区12、金属前介质13、源极金属14、漏极金属15。器件导通时电流从第二导电类型半导体源区11经第二导电类型半导体漂移区2流到第二导电类型半导体漏区10，由于第一导电类型半导体降场层3的存在，电流流动路径的面积变小，且电流经漂移区2时的流动路径变长，所以器件的导通电阻变大、导通损耗增力口。图3为本专利技术的高压LDMOS器件，图4所示为图3中沿BB’剖面图，与现有的具有降场层结构的高压LDMOS器件相比，本专利技术提供的器件通过提高第一导电类型半导体场层3的浓度，减小第一导电类型半导体降场层3在器件宽度方向上的面积，在降场层3之间提供了额外的导电通道(即第二导电类型半导体电荷平衡区16)，增加了电流流动路径的面积，同时也提供了相对较短的导电路径，并且可以增加导电通道16的浓度，极大地降低了器件导通电阻。本专利技术的有益效果是本专利技术通过提高第一导电类型半导体降场层3的浓度，减小第一导电类型半导体降场层3在器件宽度方向上的面积，在降场层3之间提供了额外的导电通道16，增加了电流流动路径的面积，同时也提供了相对较短的导电路径，并且可以增加第二导电类型半导体电荷平衡区16的浓度，极大地降低了器件导通电阻。与常规具有降场层的高压LDMOS器件相比，本专利技术提供的高压LDMOS器件，其导通电阻进一步降低并且并不额外占用芯片面积(或在相同的导通能力的情况下具有更小的芯片面积)。本专利技术提供的高压LDMOS器件可应用于消费电子、显示驱动等多种产品中。附图说明图I是现有的具有降场层结构的高压LDMOS器件结构示意图。图2是现有的具有降场层结构的高压LDMOS器件即图I所示结构沿AA’沿线剖面示意图。图3是本专利技术提供的高压LDMOS器件结构示意图。图4是本专利技术提供的高压LDMOS器件图3所示结构沿BB’沿线剖面示意图。图5是本专利技术提供的高压LDMOS器件结构示意图。图I至图5中1是第一导电类型半导体衬底，2是第二导电类型半导体漂移区，3是第一导电类型半导体降场层，4是第一导电类型半导体埋层，6是第一导电类型半导体体区，7是场氧化层，8是栅氧化层，9是栅极，10是第二导电类型半导体漏区，11是第二导电类型半导体源区，12是第一导电类型半导体体接触区，13是金属前介质，14是源极金属，15是漏极金属，16是第二导电类型半导体电荷平衡区。图6 (a)是通过三维器件仿真软件silvaco ATLAS定义的现有的具有双通道高压LDMOS器件在具有第一导电类型半导体降场层3位置处横向截面图。图6 (b)是通过三维器件仿真软件silvaco ATLAS定义的现有的具有双通道高压LDMOS器件在具有第二导电类型半导体电荷平衡区16位置处横向截面图。 图7是现有的具有双通道高压LDMOS器件和本专利技术提供的高压LDMOS器件在线性区时漏源电流与漏源电压的关系曲线示意图。其中虚线为现有的双通道高压LDMOS器件漏源电流与漏源电压关系曲线，实线为本专利技术提供的多电流通路高压DMOS器件漏源电流与漏本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种高压LDMOS器件，包括第一导电类型半导体衬底(I)、位于第一导电类型半导体衬底(I)表面的第二导电类型半导体漂移区(2)、位于第二导电类型半导体漂移区(2)顶部一侧的第二导电类型半导体漏区(10)、位于第二导电类型半导体漂移区(2)顶部另一侧的第一导电类型半导体体区(6)，第一导电类型半导体体区(6)中具有第二导电类型半导体源区(11)和第一导电类型半导体体接触区(12);器件表面与第二导电类型半导体漏区 (10)接触的是漏极金属(15)，与第二导电类型半导体源区(11)和第一导电类型半导体体接触区(12)接触的是源极金属(14)，第一导电类型半导体体区(6)和部分第二导电类型半导体漂移区(2)表面是栅氧化层(8)、栅氧化层(8)表面是栅极(9)，其余第二导电类...
【专利技术属性】
技术研发人员：乔明，向凡，温恒娟，何逸涛，周锌，张波，李肇基，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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