本发明专利技术提供一种半导体装置及其制造方法，在鳍形半导体区域的半导体装置中能够获得所要的特性。使栅极绝缘膜(62)形成为跨过在上部具有杂质区域(61a)和在侧部具有杂质区域(61b)的鳍形半导体区域(61)。在位于栅极绝缘膜(62)外侧部分的鳍形半导体区域(61)的上部角的曲率半径r’大于位于栅极绝缘膜(62)下侧部分的鳍形半导体区域(61)的上部角的曲率半径r、并且为2r以下。
【技术实现步骤摘要】
本专利技术涉及半导体装置及其制造方法，特别是涉及在衬底上具有鳍形的半导体区域的三维结构的半导体装置及其制造方法。
技术介绍
·近几年来，随着半导体装置的高集成化、高功能化及高速化，对半导体装置细微化的要求大为增加。这里，为了谋求降低衬底上的晶体管占有面积，公开有各种元件结构。其中，具有鳍形结构的场效应晶体管受到瞩目。具有鳍形结构的场效应晶体管，一般称为鳍形(fin)场效晶体管(field effect transistor),其具有由对衬底的主面垂直的薄壁(鳍形)状的半导体区域所构成的活性区域。由于在鳍形场效晶体管中，能够将半导体区域的侧面作为通道面使用，因此能够降低衬底上的晶体管占有面积(譬如参照专利文献I、非专利文献I)。图17(a) (d)是显示向来的鳍形场效晶体管的结构图，图17(a)为平面图，图17(b)为图17(a)的A-A线的断面图，图17(c)为图17(a)的B-B线的断面图，图17(d)为图17(a)的C-C线的断面图。如图17(a) (d)所示，向来的鳍形场效晶体管具有由硅形成的支撑衬底101、由在支撑衬底101上形成的由氧化硅构成的绝缘层102、由在绝缘层102上形成为鳍形的半导体区域(以下称为“鳍形半导体区域”)103a 103d、在鳍形半导体区域103a 103d上夹着栅极绝缘膜104a 104d形成的栅极电极105、在栅极电极105侧面上形成的绝缘性侧壁间隔层(sidewall spacer) 106、夹着在鳍形半导体区域103a 103d的栅极电极105的两侧面区域形成的延伸(extension)区域107、以及在夹着鳍形半导体区域103a 103d的栅极电极105和绝缘性侧壁间隔层106的两侧面区域形成的源漏极区域117。鳍形半导体区域103a 103d被配置为在绝缘层102上的栅极宽度方向以一定间隔排列。栅极电极105形成为在栅极宽度方向跨过鳍形半导体区域103a 103d。延伸区域107由在鳍形半导体区域103a 103d的每一个的上部形成的第一杂质区域107a、和在鳍形半导体区域103a 103d的每一个的侧部形成的第二杂质区域107b构成。并且，源漏极区域117由在鳍形半导体区域103a 103d的每一个的上部形成的第三杂质区域117a和在鳍形半导体区域103a 103d的每一个的侧部形成的第四杂质区域117b构成。并且,有关口袋(pocket)区域的说明及图示予以省略。图18(a) (d)是按照工序顺序表示向来的半导体装置制造方法的断面图。并且，图18(a) (d)与图17(a)的C-C线断面结构对应。并且，在图18(a) (d)中，与图17(a) (d)所示结构相同的构成要素标记相同符号，省略重复说明。首先，如图18(a)所示，准备在由硅构成的支撑衬底101上设有由氧化硅构成的绝缘层102并且在绝缘层102上具有由娃构成的半导体层的SOI (silicon on insulator绝缘硅)衬底。其后，将该半导体层予以图形化，来形成由活性区域构成的鳍形半导体区域103b。接着，如图18 (b)所示，在鳍形半导体区域103b表面形成栅极绝缘膜104之后，跨过支撑衬底101上的整面地来形成多晶硅膜105A。接着，如图18(c)所示，依次将多晶硅膜105A和栅极绝缘膜104蚀刻，在鳍形半导体区域103b上夹着栅极绝缘膜104b形成栅极电极105。其后，以栅极电极105为掩膜，向半导体区域103b离子注入杂质来形成延伸区域107及口袋区域(图示省略)。接着，如图18(d)所示，在支撑衬底101上的整面形成绝缘膜之后，通过以各向异性干式蚀刻回蚀(etch back)该绝缘膜，在栅极电极105的侧面上形成绝缘性侧壁间隔层106。此后，以栅极电极105和侧壁106为掩膜，在半导体区域103b离子注入杂质形成源漏极区域117。 根据以上的工序，能够在鳍形半导体区域103b上夹着栅极绝缘膜104b形成具有栅极电极 105 的鳍形 MISFET (metal insulator semiconductor field effecttransistor)。然而，近几年来对鳍形的半导体区域的上表面及侧面为了进行均匀掺杂采用等离子体掺杂的技术受到瞩目。作为为了进行均匀掺杂所使用的等离子体掺杂法，提出有譬如脉冲DC等离子体技术(非专利文献I)。这是一种使等离子体断断续续发生的方法，虽然有着难以产生蚀刻的好处，但是在对鳍形的半导体区域掺杂的情况时，有着如下的问题点，即在该半导体区域侧面的电阻率将变得大于上表面的电阻率。并且，作为等离子体掺杂法，除了非专利文献I的脉冲DC等离子体技术以外，作为具有代表性的技术有专利文献2所公开的方法。在专利文献2提出了使用电感耦合等离子体(ICP)方式的技术。这是通过使用比脉冲DC等离子体方式较长的时域(掺杂时间)，在譬如直径300_的晶片等大的衬底的面内均一地进行掺杂的优良方法。并且，在专利文献3公开了用来在沟槽(trench)侧面进行均匀掺杂的等离子体掺杂方法。然而，这是有关只在沟槽侧面进行掺杂的技术，其目的并不是在于对鳍形的半导体区域上表面及侧面进行掺杂。换句话说，在如专利文献3所公开的只在侧面进行掺杂的方法、是用来以上表面为掩膜来进行掺杂，而并不能达成如后述的本专利技术的效果、即实现对上表面及侧面的均匀掺杂、或是防止鳍形的半导体区域上部区域的切削等的效果。专利文献I日本国特开2006-196821号公报专利文献2国际公开第2006/064772号公报专利文献3日本国特开平1-295416号公报非专利文献I D. Lenoble 其他、Enhanced performance of PMOS MUGFET viaintegration of conformal plasma-doped source/drain extensions、2006 Symposium onVLSI Technology Digest of Technical Papers、p. 21
技术实现思路
(解决课题)然而，根据前述的专利文献I或是非专利文献I等所公开的向来的半导体装置制造方法，有着无法获得想要的晶体管特性的问题点。有鉴于前，本专利技术的目的在于实现具有想要的特性的鳍形半导体区域的半导体装置(譬如不会发生漏极电流实质减少的装置)。(解决方法)为了达成所述目的，本专利技术的专利技术人，检讨了根据向来的鳍形场效晶体管的制造方法无法获得想要的晶体管特性的理由，而获得如下见解。图19(a)是表示形成专利文献I中的鳍形场效晶体管的延伸区域的工序断面图，图19(b)是表示形成非专利文献I中的鳍形场效晶体管的延伸区域的工序断面图。并且，图19(a)及(b)，对应图17(a)的B-B线断面结构。并且，在图19(a)及(b)，与图17(a) (d)所示结构相同结构要素标记相同符号而省略重复说明。如图19(a)所示，专利文献I所公开的方法中，由于不仅在鳍形半导体区域103a 103d上表面导入杂质，在侧面也导入杂质，通过以离子注入将离子108a和108b各 自对铅垂方向互相不同的注入角度向鳍形半导体区域103a 103d注入形成延伸区域107。这个情况时，在鳍形半导体区域103a 103d上部本文档来自技高网...
【技术保护点】
【技术特征摘要】
2007.07.27 JP 2007－1958601.一种半导体装置，其特征在于 该半导体装置具备 在衬底上形成并且具有上表面及侧面的第一半导体区域， 在所述第一半导体区域的上部形成的第一导电型的第一杂质区域， 在所述第一半导体区域的侧部形成的第一导电型的第二杂质区域，以及形成为至少覆盖所述第一半导体区域的规定部分中的侧面及上部角的栅极绝缘膜；位于所述栅极绝缘膜外侧部分的所述第一半导体区域的上部角的曲率半径r’大于位于所述栅极绝缘膜下侧部分的所述第一半导体区域的上部角的曲率半径r、并且曲率半径r，为2r以下。2.根据权利要求I所述的半导体装置，其特征在于 所述第二杂质区域的薄膜电阻是所述第一杂质区域的薄膜电阻的I. 25倍以下。3.根据权利要求I所述的半导体装置，其特征在于 所述第二杂质区域的比电阻是所述第一杂质区域的比电阻的I. 25倍以下。4.根据权利要求I所述的半导体装置，其特征在于 所述第二杂质区域的展布电阻是所述第一杂质区域的展布电阻的I. 25倍以下。5.根据权利要求I所述的半导体装置，其特征在于 所述第二杂质区域的接合深度与所述第一杂质区域的接合深度相比是同等以上。6.根据权利要求I所述的半导体装置，其特征在于 所述第一半导体区域具有鳍形。7.根据权利要求I所述的半导体装置，其特征在于 所述第一半导体区域形成在所述衬底上所形成的绝缘层上。8.根据权利要求I所述的半导体装置，其特征在于 还具备在所述栅极绝缘膜上形成的栅极电极， 所述第一杂质区域及所述第二杂质区域形成在所述第一半导体区域的所述规定部分以外的其他部分。9.根据权利要求8所述的半导体装置，其特征在于 所述栅极绝缘膜也被形成在所述第一半导体区域的所述规定部分的上表面上。10.根据权利要求8所述的半导体装置，其特征在于 所述第一杂质区域及所述第二杂质区域是P型延伸区域。11.根据权利要求8所述的半导体装置，其特征在于 该半导体装置还具备 在所述栅极电极侧面上形成的绝缘性侧壁间隔层， 在所述第一半导体区域的上部形成的第一导电型的第三杂质区域，以及 在所述第一半导体区域的侧部形成的第一导电型的第四杂质区域； 所述第四杂质区域的薄膜电阻为所述第三杂质区域的薄膜电阻的I. 25倍以下，所述第三杂质区域及所述第四杂质区域是形成在位于所述第一半导体区域的所述其他部分中...
【专利技术属性】
技术研发人员：佐佐木雄一朗，冈下胜己，中本圭一，金田久隆，水野文二，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：
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