半导体器件及其制造方法技术

一种半导体器件及其制造方法，所述半导体器件包括：衬底；衬底中的场效应晶体管；场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料；第一层间介质层上的第二层间介质层。利用场效应晶体管上的为应力介质材料的第一层间介质层，增加对场效应晶体管器件的应力作用，通过提高作用空间的体积来增强对器件的应力，解决由于空间减小不能满足器件应力需求的问题。

【技术实现步骤摘要】

本专利技术涉及半导体结构及制造技术，更具体地说，涉及一种。
技术介绍
随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。其中，半导体器件衬底内的机械应力可以用来调节器件的性能。对于互补金属氧化物半导体场效应管(CMOS)而言，可以通过增强沟道的应力，提高载流子的迁移率。例如，在硅片中，当NMOS器件的沟道产生有张应力时，可以提高NMOS器件的电子迁移率，而 当PMOS器件的沟道产生有压应力时，可以提高PMOS器件的空穴迁移率，从而提高NMOS和PMOS器件的性能。目前，一种提高CMOS器件沟道的机械应力的方法是，参考图1，在NMOS器件101形成具有张应力的氮化硅薄膜102，其厚度为大约35 55nm，以及在PMOS器件103上形成具有压应力的氮化硅薄膜104，其厚度为大约35 55nm，以分别调节NMOS和PMOS器件沟道的应力环境，进而分别提高NMOS和PMOS器件的性能。该方法在形成应力氮化硅薄膜102、104后，进一步在应力氮化硅薄膜上形成第一层间介质层106和第二层间介质层108。但上述形成的具有应力氮化硅薄膜的器件的问题在于，随着器件特征尺寸的减小，氮化硅薄膜作用到器件的空间急剧减小，使作用在器件上的应变效果减小，不能满足器件性能的需求。
技术实现思路
本专利技术实施例提供了一种，解决了现有的氮化硅薄膜层不能满足器件对应力的要求。为实现上述目的，本专利技术提出了一种半导体器件，包括衬底；衬底中的场效应晶体管；场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料；第一层间介质层上的第二层间介质层。可选地，场效应晶体管为n沟道场效应晶体管时，第一层间介质层为压应力介质材料。可选地，场效应晶体管为p沟道场效应晶体管时，第一层间介质层为张应力介质材料。可选地，场效应晶体管包括栅区和源漏区，第一层间介质层至少覆盖源漏区和栅区的侧壁，所述第一层间介质层的厚度不小于栅区的高度。可选地，第一层间介质层还覆盖栅区的顶部，所述第一层间介质层的厚度不小于栅区的高度。此外，本专利技术还提出了一种半导体器件，包括衬底，所述衬底包括NMOS区域和PMOS区域；NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件；NMOS器件上的第一压应力层间介质层，PMOS器件上的第一张应力层间介质层；第一压应力层间介质层和第一张应力层间介质层上的第二层间介质层。可选地，所述NMOS器件包括第一栅区和第一源漏区，第一压应力层间介质层至少覆盖第一源漏区和第一栅区的侧壁，所述第一压应力层间介质层的厚度不小于第一栅区的高度。 可选地，第一压应力层间介质层还覆盖第一栅区的顶部，所述第一压应力层间介质层的厚度不小于第一栅区的高度。可选地，所述PMOS器件包括第二栅区和第二源漏区，所述第一张应力层间介质层至少覆盖第二栅区的侧壁和第二源漏区，所述第一张应力层间介质层的厚度不小于第二栅区的高度。可选地，所述第一张应力层间介质层还覆盖第二栅区的顶部，所述第一张应力层间介质层的厚度不小于第二栅区的高度。此外，本专利技术还提供了上述半导体器件的制造方法，所述方法包括提供衬底，所述衬底包括NMOS区域和PMOS区域；提供NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件，NMOS器件包括第一伪栅和第一源漏区，PMOS器件包括第二伪栅和第二源漏区；覆盖第一源漏区形成第一压应力层间介质层，以及覆盖第二源漏区形成第一张应力层间介质层；去除第一伪栅，去除第二伪栅，以及重新形成第一替代栅，重新形成第二替代栅；在所述第一张应力层间介质层和第一压应力层间介质层上形成第二层间介质层。可选地，在形成第一替代栅和第二替代栅后，还包括步骤在所述第一压应力层间介质层和第一替代栅上形成第二压应力层间介质层。可选地，在形成第一替代栅和第二替代栅后，还包括步骤在所述第一张应力层间介质层和第二替代栅上形成第二张应力层间介质层。此外，本专利技术还提出了另一种上述半导体器件的制造方法，包括提供衬底，所述衬底包括NMOS区域和PMOS区域；提供NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件；在NMOS器件上形成第一压应力层间介质层，以及在PMOS器件上形成第一张应力层间介质层；在所述第一压应力层间介质层和第一张应力层间介质层上形成第二层间介质层。可选地，NMOS器件包括第一栅区和第一源漏区，形成所述第一压应力层间介质层的步骤包括以第一压应力层间介质层覆盖第一栅区和第一源漏区，并进行平坦化，暴露第一栅区的顶部。可选地，NMOS器件包括第一栅区和第一源漏区，形成所述第一压应力层间介质层的步骤包括以第一压应力层间介质层覆盖第一栅区和第一源漏区，并进行平坦化，使第一压应力层间介质层覆盖第一栅区的顶部。可选地，PMOS器件包括第二栅区和第二源漏区，形成所述第一张应力层间介质层的步骤包括以第一张应力层间介质层覆盖第二栅区和第二源漏区，并进行平坦化，暴露第二栅区的顶部。可选地，PMOS器件包括第二栅区和第二源漏区，形成所述第一张应力层间介质层的步骤包括以第一张应力层间介质层覆盖第二栅区和第二源漏区，并进行平坦化，使第一张应力层间介质层覆盖第二栅区的顶部。与现有技术相比，上述技术方案具有以下优点本专利技术的，利用场效应晶体管上的为应力介质材料的第一层间介质层，增加对场效应晶体管器件的应力作用，由于整个器件的第一层间介质层都为具有应力作用的介质材料，该层间介质层在厚度方向上增强了对器件的应力作用，当器 件尺寸减小时，通过提高作用空间的体积来增强对器件的应力，解决由于空间减小不能满足器件应力需求的问题。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图I为现有技术中具有应力氮化硅薄膜的半导体器件的剖面图；图2为根据本专利技术实施例的半导体器件结构的示意图；图3-图9为根据本专利技术实施例的半导体器件第一实施例的各个制造阶段的示意图；图10-图14为根据本专利技术实施例的半导体器件第二实施例的各个制造阶段的示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
部分所述，传统的具有应力氮化硅薄膜的器件，随着器件特征尺寸的减小，氮化硅薄膜作用到器件上的应变效果减小，不能满足器件性能的需求，为此，本专利技术提供了一种半导体器件，所述器件包括衬底；衬底中的场效应晶体管；场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料；第一层间介质层上的第二层间介质层。其中，场效应晶体管为n沟道场效应晶体管时，第一层间本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；衬底中的场效应晶体管；场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料；第一层间介质层上的第二层间介质层。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，徐秋霞，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：