半导体结构及降低间隙壁高度的方法技术

本发明专利技术公开一种半导体结构及降低间隙壁高度的方法，该半导体结构包括基底与位于基底上的栅极结构。栅极结构包括位于基底上的栅极介电层、位于栅极介电层上栅极材料层，以及具有矩形切面的外间隙壁。间隙壁的顶面低于栅极材料层的顶面。

【技术实现步骤摘要】

本专利技术涉及一种具有经削减(slimmed)的间隙壁的半导体装置，以及制造此等半导体装置的方法。本专利技术特别是涉及一种具有削减间隙壁的半导体装置，以及制造此等半导体装置的方法。
技术介绍
随着半导体朝向微细化尺寸的发展，例如特征尺寸小于65纳米(nm)以下的工艺，晶体管的栅极、源极、漏极的尺寸也随着特征尺寸的减小而跟着不断地缩小。但由于材料先天物理性质的限制，栅极、源极、漏极的尺寸减小会造成晶体管元件(例如PMOS或NM0S)中决定电流大小的载流子量随之减少，进而影响晶体管的效能。因此，提升栅极沟道载流子迁移率以增加MOS晶体管的速度并改善时间延迟效应，已成为目前半导体
中的一大 课题。在目前已知的技术中，有利用在沟道中制造机械应力，以提升载流子迁移率的方法。例如，在娃基底上外延生成锗化娃(silicon germanium ;SiGe)沟道层，以形成压缩应变沟道(compressive strained channel),可以明显地增加空穴迁移率。或者在锗化娃层上外延生成娃沟道(silicon channel),以形成伸张应变沟道(tensile strainedchannel),则可以明显地增加电子迁移率。另外，在目前已知的技术中，最广为人知与实用的方法其实是在制备浅沟槽隔离氧化物、源极/漏极、与接触洞蚀刻停止层(contact etch stop layer, CESL)等时一并于其中形成应力。例如，接触洞蚀刻停止层具有应力而成为应力层，使半导体基底上各晶体管的沟道产生伸张或压缩的应变，而改进载流子的迁移率。例如，产生压缩的应变力，从而改进载流子的迁移率。通常，产生的应变力越大，载流子迁移率的增益也就越大。因此，本领域一般技术人员无不竭尽心力，以追求能产生越大应变力的工艺技术。然而，随着金属氧化物MOS晶体管的尺寸不断朝向微型化发展，对于MOS晶体管的速度需求亦不断地增加，利用上述已知技术所形成的压缩应力或伸张应力，已难以达成所需的程度。另外，在半导体装置的制作过程中，通常需要在半导体装置中元件的周围侧边，例如栅极的周围侧边，形成一组具有保护作用、自对准功能等的间隙壁。然而，在形成间隙壁时，往往伴随一些副作用发生。例如，由于特征尺寸的减小以及集成度的增加造成元件间的跨距(pitch)也随之缩小，使得相邻两元件的间隙壁之间的间隔变小，进而导致后续形成于相邻两元件间隙壁上方的应力层彼此连接在一起，所以应力层中的应力不能有效地传达并作用至栅极沟道中。于是不能达成所预期的伸张或压缩的应变，进而减损半导体装置的效能。所以仍然需要一种新颖的半导体装置，以及制造此等新颖的半导体装置的方法，以创造出一种能够将应力层中的应力有效地传达至栅极沟道中的新颖结构与新颖方法
技术实现思路
本专利技术于是提出一种新颖的半导体装置，创造出一种将应力层中的应力有效地传达至栅极沟道中的新颖结构，以及制造此等新颖的半导体装置的方法。如此一来，就可以实质上将应力层中的应力有效地传达至栅极沟道中，而尽量不受到间隙壁的影响。本专利技术首先提出一种半导体结构。本专利技术的半导体结构包括基底以及位于基底上的栅极结构。栅极结构包括栅极介电层、栅极材料层、具有矩形切面的外间隙壁、一组源极/漏极、层间介电层以及一组接触插塞。栅极介电层位于基底上，栅极材料层则位于栅极介电层上。有矩形切面的外间隙壁的顶面低于栅极材料层的顶面。另外，一组源极/漏极位于基底中并邻近外间隙壁，而层间介电层则同时覆盖基底、栅极结构与源极/漏极。一组接触插塞则穿过层间介电层，分别与栅极结构与源极/漏极电连接。本专利技术又提出一种降低间隙壁高度的方法。首先，提供位于基底上的栅极结构。栅极结构包括栅极介电层、栅极材料层与外间隙壁。栅极介电层位于基底上，而栅极材料层则位于栅极介电层上。外间隙壁邻近栅极材料层与栅极介电层，并具有帆型切面。其次，进行氧化削减工艺，在实质上不削减外间隙壁的宽度的情形下，削减外间隙壁的高度，使得外间隙壁具有矩型切面。附图说明图I、图2A-2B至图3A-3B例示本专利技术降低间隙壁高度方法的多种实施方式。图4A、图4B、图4C以及图4D绘示本专利技术的半导体结构。附图标记说明100半导体结构101 基底102浅掺杂区域103源极/漏极掺杂区域104栅极沟道110栅极结构120栅极介电层130栅极材料层131 顶面140中间隙壁141水平部分142垂直部分150外间隙壁151 顶面160内间隙壁HO应力层181金属硅化物182接触洞蚀刻停止层183层间介电层184接触洞185接触插塞具体实施例方式本专利技术提供一种新颖的半导体装置，创造出一种将应力层中的应力有效地传达至栅极沟道中的新颖结构，及制造此等新颖的半导体装置的方法。如此一来，就可以实质上将应力层中的应力有效地传达至栅极沟道中，而尽量不受间隙壁的影响。本专利技术首先提供一种降低间隙壁高度的方法。图I至图4D例示本专利技术降低间隙壁高度方法的多种实施方式。请参考图1，本专利技术降低间隙壁高度方法中，首先提供位于基底101上的栅极结构110。栅极结构110包括栅极介电层120、栅极材料层130、中间隙壁140与外间隙壁150。基底101通常是一种半导体材料，例如硅。基底101已经建立有适当的掺杂区域，例如浅掺杂区域102，或是一组源极 漏极掺杂区域103，或是源极/漏极掺杂区域103及浅掺杂区域102两者。栅极介电层120直接位于基底101上，通常包括一或多种绝缘材料，例如氧化硅、氮化娃、氮氧化娃、高介电系数介电材料、金属氧化物。栅极材料层130则位于栅极介电层120上，通常包括一种导电材料或是替代材料，例如多晶硅与视情况需要的硬掩模层，诸如硅氧化物或是氮硅化物。替代材料可以方便在日后转换成金属栅极。中间隙壁140则紧邻栅极材料层130与栅极介电层120，并具有L型切面。外间隙壁150亦邻近栅极材料层130与栅极介电层120，位于中间隙壁140上。外间隙壁150具有特殊的帆型切面。视情况需要，栅极结构HO中还可以形成有内间隙壁160，直接接触栅极材料层130。外间隙壁150、内间隙壁160与中间隙壁140通常包括不同的绝缘材料，例如氮化硅、氮氧化硅与氧化硅。制作外间隙壁150与中间隙壁140的方法可以为如下所述。在栅极结构110完成后，即于基底101与栅极结构110之上分别沉积适当厚度的第一间隙壁材料层(图未示)与第二间隙壁材料层(图未示)。然后再对基底101上的第一间隙壁材料层(图未示)与第二间隙壁材料层(图未示)进行回蚀刻工艺，于是留下了栅极结构110周围的外间隙壁150与中间隙壁140，并留下部分的基底101暴露出来。由于外间隙壁150的回蚀刻工艺之故，外间隙壁150具有特殊的帆型切面。另外，由于相同的原因，此得环绕栅极结构110的中间隙壁140的切面呈L型，也就是中间隙壁140包括接触基底101的水平部分141与垂直部分142，如图I所示。然而，外间隙壁150的顶面151仍然与栅极材料层130的顶面131大致等高，形成连续的接面。栅极结构110制作方法为本领域一般技术人员所熟知，故细节在此将不多予赘述。其次，请参考图2A，进行氧化削减工艺。氧化削减工艺可以包括多个步骤，而在实质上不削减外间隙壁的宽度下，削减外间隙壁的高度，使本文档来自技高网...

【技术保护点】
一种半导体结构，包括：基底；栅极结构，位于该基底上，其包括：栅极介电层，位于该基底上；栅极材料层，位于该栅极介电层上；以及具有矩形切面的外间隙壁，其中该外间隙壁的顶面低于该栅极材料层的顶面；一组源极/漏极，位于该基底中并邻近该外间隙壁；以及层间介电层，覆盖该基底、该栅极结构与该组源极/漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭敏郎，简金城，詹书俨，周玲君，张宗宏，吴俊元，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：