一种MOS晶体管的制造方法技术

本发明专利技术提供一种MOS晶体管的制造方法，一方面，通过锗掺杂硅外延层来增大电荷迁移率，抑制热载流子效应；另一方面，通过顶部略低的内侧墙，来抑制轻掺杂源/漏区(LDD)离子注入后的径向扩散，控制轻掺杂源/漏(LDD)延伸区的深度，以使超浅结更浅，获得了更长的有效沟道，有效抑制HCI效应，显著改善SCE及RSCE效应，降低器件尺寸减小所带来的击穿效应以及由其引起的结漏电，使得在超浅结工艺中制造更浅的源/漏区结深成为可能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种MOS晶体管的制造方法。
技术介绍
随着MOSFET器件尺寸不断缩小，特别是进入到65纳米及以下节点，MOSFET器件由于极短沟道而凸显了各种不利的物理效应，特别是短沟道效应(SCE)，使得器件性能和可靠性退化，限制了特征尺寸的进一步缩小。目前，通常使用超浅结结构(结深低于IOOnm的掺杂结，USJ)，来改善器件的短沟道效应。现有技术中，通常采用第一离子、第二离子依次进行低能量轻掺杂源/漏区(LDD)离子注入形成轻掺杂源/漏延伸区(如图I中的101)，达到超浅结的目的。其中，第二离 子LDD注入通常是为了消除第一离子LDD注入时引起的短沟道效应，但是第二离子LDD注入易产生瞬时增强扩散效应(TED)，造成短沟道器件特性退化和结漏电增大，再加上注入的第一离子、第二离子在退火工艺中产生的热载流子注入效应(HCI)，使得形成的超浅结的深度无法有效降低，进而很难实现器件的SCE(短沟道效应)的控制和更低的结漏电性能。
技术实现思路
本专利技术的目的在于提供一种MOS晶体管的制造方法，能有效降低超浅结器件的结漏电，并有效控制短沟道效应。为解决上述问题，本专利技术提出一种MOS晶体管的制造方法，该方法包括如下步骤提供半导体衬底，并在所述半导体衬底上形成图案化的掩膜层；以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底以形成沟槽；移除所述图案化的掩膜层，并在所述沟槽侧壁形成内侧墙，所述内侧墙的高度小于所述沟槽的深度；在所述沟槽中形成锗掺杂硅外延层。进一步的，所述图案化的掩膜层厚度为0.015 iim lOiim。进一步的，所述沟槽的深度为0. 06 ii m 0. 6 ii m。进一步的，所述内侧墙的高度为30nm lOOnm。进一步的，所述内侧墙底部的厚度为3nm lOOnm。进一步的，所述内侧墙是通过沉积或热生长绝缘介质形成的。进一步的，所述绝缘介质为氮化硅，氧化硅或氮氧化硅的一种或多种。进一步的，所述锗掺杂硅外延层为均匀锗掺杂硅外延层或非均匀锗掺杂硅外延层。进一步的，在所述沟槽中形成锗掺杂硅外延层之后，还包括在半导体衬底内形成N/P型阱区和隔离所述N/P型阱区的浅槽隔离结构；在所述沟槽上形成栅极结构，所述栅极结构包括栅介质层和覆盖所述栅介质层的栅极；以所述栅极结构为掩膜，在所述半导体衬底表层中进行轻掺杂源/漏区离子注入，形成轻掺杂源/漏延伸区；在所述栅极结构两侧形成栅极侧墙；以所述栅极结构及栅极侧墙为掩膜，进行重掺杂源/漏极离子注入，并形成源/漏极。进一步的，所述轻掺杂源/漏区离子注入采用垂直方式或倾斜方式。进一步的，所述图案化的掩膜层的图案与形成栅极结构时所用掩模层的图案一致。进一步的，所述内侧墙顶部至所述半导体衬底顶部的高度与所述轻掺杂源/漏延伸区的特征深度一致。 与现有技术相比，本专利技术，一方面，通过锗掺杂硅外延层来增大电荷迁移率，抑制热载流子效应；另一方面，通过顶部略低的内侧墙，来抑制轻掺杂源/漏区(LDD)离子注入后的径向扩散，控制轻掺杂源/漏(LDD)延伸区的深度，以使超浅结更浅。本专利技术的方法能有效降低MOS晶体管超浅结的结漏电，在减小SCE，TED，HCI效应的同时，又保持了 MOS晶体管良好的器件特性。附图说明图I是现有技术的一种MOS晶体管结构示意图；图2是本专利技术实施例的工艺流程图；图3A至3E本专利技术实施例的剖面结构示意图。具体实施例方式以下结合附图和具体实施例对本专利技术提出的MOS晶体管的制造方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式，仅用于方便、明晰地辅助说明本专利技术实施例的目的。如图2所示，本专利技术提供一种MOS晶体管的制造方法，由S201至S204所示步骤完成，下面结合图2所示的MOS晶体管的制造工艺流程图和图3A 3E所示的MOS晶体管的制造工艺剖面结构示意图对上述MOS晶体管的制造方法作详细的描述。S201，提供半导体衬底，并在所述半导体衬底上形成图案化的掩膜层。参考图3A，提供半导体衬底300，在半导体衬底300上形成图案化的掩膜层301，所述图案化的掩膜层301的厚度为0.015 iim IOii m，其图案与后续工艺中制造栅极(如图3E的308b所示)时所用的掩模图案一致。S202,以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底以形成沟槽。参考图3B，以所述图案化的掩膜层301为掩膜，对所述半导体衬底300进行刻蚀，形成沟槽302。本实施例中，所述沟槽302的底部至所述半导体衬底300顶部的高度D为0. 06 u m 0. 6 u m。S203，移除所述图案化的掩膜层，并在所述沟槽侧壁形成内侧墙。参考图3C，移除所述图案化的掩膜层301，并在所述沟槽302侧壁形成内侧墙303。本实施例中，内侧墙303的底部厚度W为3nm lOOnm，内侧墙303的顶部至所述半导体衬底300的顶部的高度H为30nm IOOnm,通过沉积或热生长绝缘介质形成,所述绝缘介质为氮化硅，氧化硅或氮氧化硅的一种或多种。S204，在所述沟槽中形成锗掺杂硅外延层。参考图3D，在所述沟槽302中形成锗掺杂硅外延层304，所述锗掺杂硅外延层304为均匀锗掺杂硅外延层或非均匀锗掺杂硅外延层。本实施例中，所述锗掺杂硅外延层304优选为非均匀锗掺杂硅外延层，最大程度上增大电子或空穴迁移率，抑制热载流子效应，提高器件性能。首先，在所述沟槽302中以及半导体衬底300表面采用SihGex生长非均匀锗掺杂硅外延层，可以通过改变X的值来改变锗的掺杂浓度，进而形成非均匀掺杂；接着，对生长的所述非均匀锗掺杂硅外延层材料进行化学机械平坦化(CMP)，直至暴露出所述半导体衬底300的顶部，从而在沟槽302中形成了锗掺杂硅外延层304。 参考图3E，进一步的，在所述沟槽302中形成锗掺杂硅外延层之后，还包括(a)在所述半导体衬底300内形成N/P型阱区305和用以所述隔离N/P型阱区305的浅槽隔离结构306。(b)在所述沟槽上形成栅极结构307，所述栅极结构307包括栅介质308a和覆盖所述栅介质层307a的栅极307b。本实施例中，在沟槽302上采用化学气相沉积工艺及刻蚀工艺形成栅介质层304和栅极305，所述栅极305形成于栅介质层304上方，栅介质层304和栅极305构成栅极结构。栅介质层304可以为氧化硅或氮氧化硅，在65nm技术节点以下，优选高介电常数(高K)材料，如氧化铝，氧化锆，氧化铪等。栅极305 —般为多晶硅；形成栅极结构307时所用栅极掩模层的图案与图3A，3B中的所述图案化的掩膜层301的图案一致。(c)以所述栅极结构307为掩膜，在所述半导体衬底300表层中进行轻掺杂源/漏区离子注入，形成轻掺杂源/漏延伸区308。本实施例中，以栅极结构307为掩膜，在所述半导体衬底300中采用垂直方式或倾斜方式进行轻掺杂源/漏区离子注入，在氮气或氩气等惰性气体环境下快速退火，激活注入离子和消除注入缺陷，形成轻掺杂源/漏延伸区308，通过顶部略低的内侧墙303，使得所述内侧墙303顶部至所述半导体衬底300顶部的高度与所述轻掺杂源/漏延伸区308的特征深度一致，抑制了轻掺杂源/漏(LDD)区离子注入后的径向扩散，控制了轻掺杂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种MOS晶体管的制造方法，其特征在于，包括 提供半导体衬底，并在所述半导体衬底上形成图案化的掩膜层； 以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底以形成沟槽； 移除所述图案化的掩膜层，并在所述沟槽侧壁形成内侧墙，所述内侧墙的高度小于所述沟槽的深度； 在所述沟槽中形成锗掺杂硅外延层。2.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述图案化的掩膜层厚度为 O. 015 μ m 10 μ m。3.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述沟槽的深度为O.06 μ m O. 6 μ m。4.如权利要求3所述的MOS晶体管的制造方法，其特征在于，所述内侧墙的高度为30nm lOOnm。5.如权利要求I或4所述的MOS晶体管的制造方法，其特征在于，所述内侧墙底部的厚度为3nm lOOnm。6.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述内侧墙是通过沉积或热生长绝缘介质形成的。7.如权利要求6所述的MOS晶体管的制造方法，其特征在于，所述绝缘介质为氮化硅，氧化硅或氮氧化硅的ー种或多种。8.如权利要求...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：