一种半导体结构及其制造方法技术

一种半导体结构的制造方法，包括：提供衬底，在所述衬底上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，并在所述栅堆叠或伪栅堆叠两侧形成源极延伸区和漏极延伸区，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，并在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极和漏极；去除源极侧侧墙的至少一部分，使所述源极侧侧墙的厚度小于漏极侧侧墙的厚度；在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成接触层。相应地，本发明专利技术还提供一种半导体结构。利于降低源极延伸区的接触电阻，同时还可以降低栅极和漏极延伸区之间的寄生电容。

【技术实现步骤摘要】

本专利技术涉及半导体制造技木，尤其涉及。
技术介绍
金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,M0SFET)是ー种可以广泛应用在数字电路和模拟电路中的晶体管。随着半导体结构尺寸的不断减小，栅极下方的沟道长度也随之 相应减小，从而导致短沟道效应的出现。减小短沟道效应的常用手段是形成深度较浅的源极延伸区以及漏极延伸区。为了提高半导体结构的性能，不但要降低源极和漏极的接触电阻，还需要降低源极延伸区以及漏极延伸区的接触电阻，以及降低源极延伸区以及漏极延伸区和栅极之间的寄生电容。其中，源极延伸区的接触电阻相对于漏极延伸区的接触电阻来说，其大小对半导体结构性能的影响比较显著；而由于密勒效应(Miller Effect),漏极延伸区和栅极之间寄生电容相对于源极延伸区和栅极之间寄生电容来说，其大小对半导体结构性能的影响比较显著。也就是说，在降低源极延伸区以及漏极延伸区的接触电阻的时候，希望可以更多地降低源极延伸区的接触电阻；而在降低源极延伸区以及漏极延伸区和栅极之间的寄生电容的时候，希望可以更多地降低漏极延伸区和栅极之间的寄生电容。因此，如何在降低半导体结构中源极延伸区的接触电阻与降低栅极与漏极延伸区之间的寄生电容之间取得平衡，是ー个亟待解决的问题。
技术实现思路
本专利技术的目的是提供，利于在降低半导体结构中源极延伸区的接触电阻与降低栅极与漏极延伸区之间的寄生电容之间取得平衡。根据本专利技术的ー个方面，提供一种半导体结构的制造方法，该方法包括以下步骤 提供衬底，在所述衬底上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，并在所述栅堆叠或伪栅堆叠两侧形成源极延伸区和漏极延伸区，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，并在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极和漏极； 去除源极侧侧墙的至少一部分，使所述源极侧侧墙的厚度小于漏极侧侧墙的厚度； 在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成接触层。根据本专利技术另一方面，还提供一种半导体结构，该半导体结构包括， 位于有源区上的至少两个相邻的栅堆叠或伪栅堆叠、源极侧侧墙以及漏极侧侧墙，所述源极侧侧墙和漏极侧侧墙位于所述栅堆叠或伪栅堆叠的侧壁，其中，对于每个所述栅堆叠或伪栅堆叠，所述源极侧侧墙的厚度小于所述漏极侧侧墙的厚度； 在所述源极侧侧墙和漏极侧侧墙以及所述栅堆叠或伪栅堆叠暴露的有源区的上表面存在接触层。根据本专利技术的又ー个方面，还提供一种半导体结构的制造方法，该方法包括以下步骤 提供衬底，在所述衬底上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，在所述栅堆叠或伪栅堆叠两侧形成源极延伸区以及漏极延伸区，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，以及在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极和漏极；在所述源极侧的有源区的上表面形成第一接触层； 形成层间介质层，以覆盖所述衬底； 刻蚀所述层间介质层以形成接触孔，所述接触孔至少暴露漏极侧的部分有源区； 在所述部分有源区上形成所述第二接触层。根据本专利技术又ー个方面，还提供一种半导体结构，该半导体结构包括栅堆叠、源 极、漏极和接触塞，所述栅堆叠位于有源区上，所述源极和漏极分别位于所述栅堆叠两侧的所述有源区中，所述接触塞接于所述栅堆叠外的所述有源区中，其中 在源极侧的所述有源区的上表面存在第一接触层；以及 至少在漏极侧的所述有源区与所述接触塞之间存在第二接触层。与现有技术相比，本专利技术具有以下优点 通过去除源极侧侧墙的至少一部分，使所述源极侧侧墙的厚度小于漏极侧侧墙的厚度，再在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成接触层，可使源极侧的接触层比漏极侧的接触层更接近所述栅堆叠，与具有相同源极侧侧墙的厚度的半导体结构相比，漏极侧的接触层与所述栅堆叠之间距离更远，利于减小漏极延伸区和栅极之间的寄生电容；与具有相同漏极侧侧墙的厚度的半导体结构相比，源极侧的接触层与所述栅堆叠之间距离更近，利于减小源极延伸区的接触电阻； 通过在源极侧的有源区的上表面形成第一接触层，继而在形成层间介质层后，刻蚀所述层间介质层以形成接触孔(在所述接触孔中填充导电金属后形成接触塞)，所述接触孔至少暴露漏极侧的部分有源区，再在所述部分有源区上形成所述第二接触层，可在源极侧侧墙和漏极侧侧墙厚度相同的前提下，使第一接触层可能比第二接触层更接近所述栅堆叠，继而，可能使第二接触层与所述栅堆叠之间距离更远，利于减小漏极延伸区和栅极之间的寄生电容； 进ー步地，通过对称地去除所述侧墙的至少一部分，可使第一接触层与所述栅堆叠之间距离更近，利于减小接触电阻。附图说明通过阅读參照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显 图I为根据本专利技术的一个实施例的半导体结构制造方法的流程 图2(a)至图2(k)为根据本专利技术ー个实施例按照图I所示流程制造半导体结构的各个阶段的剖面示意 图3为根据本专利技术的另ー个实施例的半导体结构制造方法的流程 图3(a)至图3(j)为根据本专利技术的另ー个实施例按照图3所示流程制造半导体结构的部分阶段的剖面示意图；图4(a)为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下的电阻；以及 图4(b)为沉积不同厚度和成分的NiPt层所形成的镍钼-硅化物在不同温度下的电阻。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出。下面通过參考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置 进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复參考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了各种特定的エ艺和材料的例子，但是本领域技术人员可以意识到其他エ艺的可应用于性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及エ艺的描述以避免不必要地限制本专利技术。如上文所述，在常规形成接触层以降低接触电阻的エ艺中，源漏区上方对称地形成接触层。由于接触层越靠近栅极则接触电阻越小同时寄生电容增加，因此接触电阻的减小与寄生电容的减小是相互对立的。为了减小密勒效应的影响，需要对源漏区上的接触层进行特殊的设计和考虑。根据本专利技术的ー个方面，提供了一种半导体结构的制造方法，如图I所示。下面，将结合图2(a)至图2(k)通过本专利技术的一个实施例对图I中形成半导体结构的方法进行具体地描述。请注意，本专利技术的方法可以用于前栅エ艺和后栅エ艺，在前栅エ艺中首先形成栅堆叠，在后栅エ艺中先形成伪栅堆叠然后进行替代栅处理，形成栅堆叠。下文中提到伪栅堆叠的情况为后栅エ艺中实现本专利技术的方法。參考图I、图2(a)至图2(d)，在步骤SlOl中，提供衬底100，在所述衬底100上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，并在所述栅堆叠或伪栅堆叠两侧形成源极延伸区IlOa和漏极延伸区110b，在所述栅堆叠或伪栅堆叠侧壁形成侧墙本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，该方法包括以下步骤 a)提供衬底(100)，在所述衬底(100)上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，并在所述栅堆叠或伪栅堆叠两侧形成源极延伸区(IlOa)和漏极延伸区(110b)，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，并在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极(Illa)和漏极(Illb)； b)去除源极侧侧墙(240a)的至少一部分，使所述源极侧侧墙(240a)的厚度小于漏极侧侧墙(240b)的厚度； c)在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成接触层(112)。2.根据权利要求I所述的方法，其中，所述步骤b)包括 通过在所述源极(Illa) —侧倾斜地射入第一离子束对所述侧墙进行刻蚀，所述第一离子束与所述衬底的法线之间沿顺时针方向的夹角大于零且小于或等于90°。3.根据权利要求2所述的方法，其中，在所述步骤b)之前还包括 d)通过在所述源极(Illa)—侧倾斜地射入第二离子束对所述侧墙进行离子注入，所述第二离子束与所述衬底的法线之间沿顺时针方向的夹角大于零且小于或等于90°，注入离子与所述侧墙材料的构成元素同族。4.根据权利要求I所述的方法，其中，所述步骤b)包括 通过保护层(330)覆盖所述漏极侧侧墙(240b)； 去除至少部分所述源极侧侧墙(240a)； 去除所述保护层(330)。5.根据权利要求I至4中任一项所述的方法，其中，所述步骤c)包括 沉积金属层(250)以覆盖所述衬底(100)、栅堆叠或伪栅堆叠和所述侧墙； 执行退火操作，以使所述金属层(250)与位于所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区发生反应形成接触层(112)； 去除未反应的所述金属层(250)。6.根据权利要求5所述的方法，其中 所述金属层(250)的材料为Co、Ni和NiPt之一或其组合。7.根据权利要求6所述的方法，其中 如果所述金属层(250)的材料为Co,则Co的厚度小于5nm ； 如果所述金属层(250)的材料为Ni，则Ni的厚度小于4nm;以及 如果所述金属层(250)的材料为NiPt，则NiPt的厚度小于3nm。8.根据权利要求6或7所述的方法，其中 如果所述金属层(250)的材料为NiPtJU NiPt中Pt的含量小于5%。9.根据权利要求5所述的方法，其中 所述接触层(112)为CoSi2、NiSi或者Ni (Pt) Si2_y中的一种或其组合，且所述接触层(112)的厚度小于IOnm010.一种半导体结构，该半导体结构包括，位于有源区上的至少两个相邻的栅堆叠或伪栅堆叠、源极侧侧墙(240a)以及漏极侧侧墙(240b)，其中 所述源极侧侧墙(240a)和漏极侧侧墙(240b)位于所述栅堆叠或伪栅堆叠的侧壁，其特征在于对于每个所述栅堆叠或伪栅堆叠，所述源极侧侧墙(240a)的厚度小于所述漏极侧侧墙(240b)的厚度； 在所述源极侧侧墙(240a)和漏极侧侧墙(240b)以及所述栅堆叠或伪栅堆叠暴露的有源区的上表面存在接触层(112)。11.根据权利要求10所述的半导体结构，其中 所述接触层(112)为CoSi2、NiSi或者Ni (Pt) Si2_y中的一种或其组合，且所述接触层(112)的厚度小于IOnm012.—种半导体结构的制造方法，该方法包括以下步骤 a)提供衬底(100)，...

【专利技术属性】
技术研发人员：尹海洲，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：