应变硅纳米线PMOSFET的制备方法技术

本发明专利技术提供的一种应变硅纳米线PMOSFET的制备方法，包括形成硅纳米线场效应晶体管区域，并在顶层硅和埋氧层之间形成空洞层，在空洞层上方的顶层硅上制备出硅纳米线；沉淀绝缘介质层，并填充顶层硅下方的空洞层；磨平绝缘介质层，使得源漏衬垫上方的绝缘介质层厚度为20nm~200nm；刻蚀栅极区域的绝缘介质层，直至露出埋氧层；刻蚀源漏衬垫区并保留底部的部分顶层硅；在源漏衬垫区域生长锗硅层，同时进行源漏区域原位掺杂；进行金属硅合金工艺，及接触孔工艺，将源、漏、栅极引出。本发明专利技术有效增大P-SiNWFET的电流驱动能力；避免了半导体纳米线中间部位可能发生的错位，甚至断裂问题；不需要栅极侧墙工艺，简化了工艺流程。

【技术实现步骤摘要】

本专利技术属于半导体领域，涉及一种硅纳米线PMOSFET的制备方法，尤其涉及一种应变硅纳米线PMOSFET的制备方法。
技术介绍
当前，在先进的半导体器件制造中引入应变工程非常普遍。在通过应变工程所制造的半导体器件中，对于沟道方向为〈110〉的M0SFET，当沟道方向具有张应力时，可以有效增大NM0SFET的电流驱动能力，而当沟道方向具有压应力时，可以有效增大PMOSFET的电流驱动能力。同样道理，对于最先进的半导体纳米线场效应晶体管(Nanowire Field Effect Transistor, NWFET)，如果在其纳米线长度方向(即沟道方向)引入应变工程，也将大大增大NWFET的电流驱动能力。如在针对<110>NW nFET中引入应力工程后(采用应力记忆技术，SMT),电流驱动能力增大了 58% (Masumi Saitoh, ((Understanding of Short-ChannelMobility in Tri-Gate Nanowire MOSFETs and Enhanced Stress MemorizationTechnique for Performance Improvement》 ，IEDM，2010)o美国专利(公开号US 2011/0104860 Al)公开了一种内建应力半导体纳米线制备方法，它基于具有埋氧层的半导体衬底(如SOI衬底)，在半导体纳米线制备完成后，沉积一层张应变薄膜层，如应变氮化硅层。在后续将栅极区域的应变薄膜刻蚀以后，由于两边源漏区域的应变薄膜的张力作用，使得栅极区域(即沟道区域)的半导体纳米线具有压应力。在栅极工艺完成后，这种半导体纳米线长度方向(即NWFET沟道方向)的压应力就被固定在半导体纳米线中，后续张应变薄膜层去除后也不会使这种压应力消失。该方法具有以下两个缺点 该结构的半导体纳米线是与半导体两个相对的衬垫相连，而半导体两个衬垫又与绝缘基底相连，在其工艺制备过程有一个步骤是，包裹在半导体纳米线上的张应变薄膜被刻蚀掉而只保留包裹在半导体两个衬垫上的张应变薄膜，这时，受两边张应力作用，半导体纳米线所受到的力其实不是在水平方向的，而是在水平方向上再向上一定角度的反向压应力。当半导体纳米线足够细时，这种不在水平方向的反向压应力可能会造成半导体纳米线中间 部位发生错位，甚至断裂。并且，应变薄膜层在栅极制备完毕后需要去除，这其实是一种应力记忆技术(SMT，Stress Memorized Technology),其产生的半导体纳米线沟道应力只能到达0. 3GPa,无法使P-NWFET的Ion较大的增大。
技术实现思路
鉴于上述的现有技术中的问题，本专利技术所要解决的技术问题是现有的技术中缺乏稳定有效的应变硅纳米线PMOSFET的制备方法。本专利技术提供的一种应变硅纳米线PMOSFET的制备方法，包括以下步骤步骤1，提供SOI硅片，包括硅衬底、硅衬底上的埋氧层和埋氧层上的顶层硅； 步骤2，定义硅纳米线场效应晶体管区域，并在顶层硅和埋氧层之间形成空洞层，并形成源漏衬垫，在空洞层上方的顶层硅上制备出硅纳米线； 步骤3，沉淀绝缘介质层，并填充顶层硅下方的空洞层；磨平绝缘介质层，使得源漏衬垫上方的绝缘介质层厚度为20nnT200nm ； 步骤4，刻蚀栅极区域的绝缘介质层，直至露出埋氧层； 步骤5，进行栅氧工艺制备栅氧层，并沉积栅极材料； 步骤6，刻蚀源漏衬垫区域的顶层硅并保留底部的部分顶层硅； 步骤7，在源漏衬垫区域生长锗硅层，同时进行源漏区域原位掺杂； 步骤8，进行金属硅合金工艺，及接触孔工艺，将源、漏、栅极引出。在本专利技术的一个较佳实施方式中，所述步骤I中的埋氧层的厚度为l(Tl000nm，顶层硅厚度为l(T200nm。在本专利技术的另一较佳实施方式中，所述步骤I中还包括通过离子注入或所述顶层硅中原始含有杂质离子，作为后续器件的沟道掺杂离子。在本专利技术的另一较佳实施方式中，所述步骤2中通过光刻和刻蚀形成硅纳米线场效应晶体管区域，并直至刻蚀掉部分埋氧层。在本专利技术的另一较佳实施方式中，所述步骤2中采用湿法刻蚀去除部分埋氧层，形成空洞层。在本专利技术的另一较佳实施方式中，所述步骤2中通过热氧化工艺和湿法刻蚀工艺，制备出空洞层上方的顶层硅上的硅纳米线。在本专利技术的另一较佳实施方式中，所述硅纳米线的截面形状为圆形，横向跑道形或纵向跑道形。在本专利技术的另一较佳实施方式中，所述步骤4中通过光刻或选择性刻蚀将栅极区域刻蚀出来，并直至埋氧层。 在本专利技术的另一较佳实施方式中，所述步骤5中的栅极材料为多晶硅、无定形硅、金属或者其组合。在本专利技术的另一较佳实施方式中，所述步骤7中通过自对准选择性刻蚀源漏衬垫区域的顶层硅，并保留底部的部分顶层硅，作为生长锗硅层的籽晶层。本专利技术采用了 e-SiGe技术应用于P-SiNWFET中，增大了 P-SiNWFET中硅纳米线源漏方向的压应力，从而有效增大P-SiNWFET的电流驱动能力。避免了半导体纳米线反向内建应力不在水平方向的问题，避免了半导体纳米线中间部位可能发生的错位，甚至断裂问题。由于源漏区和栅极之间已经有绝缘介质隔离，并且最终源漏区和栅极区顶部是同一平面，因此不需要栅极侧墙工艺，简化了工艺流程。附图说明图I是本专利技术的实施例的SOI硅片的结构示意 图2a是本专利技术的实施例定义出硅纳米线场效应晶体管区域的结构俯视 图2b是本专利技术的实施例定义出硅纳米线场效应晶体管区域的结构示意 图3是本专利技术的实施例形成空洞层的结构示意图；图4a是本专利技术的实施例形成硅纳米线的结构俯视 图4b是本专利技术的实施例形成硅纳米线的结构示意 图5是本专利技术的实施例形成栅极层的结构示意 图6是本专利技术的实施例刻蚀源漏衬垫区域后的结构示意 图7是本专利技术的实施例生长锗硅层后的结构示意图。具体实施例方式以下将结合附图对本专利技术做具体阐释。本专利技术的实施例的应变硅纳米线PMOSFET的制备方法，包括以下步骤 步骤I，提供如图I所示的SOI硅片，包括硅衬底I、硅衬底I上的埋氧层2和埋氧层2上的顶层硅3 ;优选地，埋氧层2厚度为l(Tl000nm，顶层硅3厚度为l(T200nm。并优选通过离子注入或者顶层硅层中原始包括杂质离子，作为后续NWFET的沟道掺杂离子。步骤2，形成硅纳米线场效应晶体管区域，其中，可以通过光刻、刻蚀，可以采用光阻掩模(PR mask),也可以采用硬掩膜(Hard mask)定义出娃纳米线场效应晶体管(SiNanowire FET, SiNWFET)的区域,如图2a和2b中所示，中间4为定义出的娃纳米线区域，两边5为NWFET的源漏衬垫(Pad)，一直刻蚀到埋氧层2，并向下刻蚀掉部分埋氧层2。并如图3中所示，采用湿法刻蚀去除部分埋氧层2，在顶层硅3和埋氧层2之间形成空洞层6，并保证顶层硅的源漏衬垫位置与下面埋氧层相连； 再如图4a和4b中所示，通过热氧化工艺和湿法去除顶层硅3表面的氧化层，制备出硅纳米线7。根据硅纳米线区域刻蚀宽度和厚度的不同，硅纳米线的截面形状也不同，有圆形、横向跑道形和纵向跑道形三种。步骤3，沉淀绝缘介质层(如Si02层)，并填充顶层硅下方的空洞层；化学机械研磨(CMP)将绝缘介质层磨平，使得将形成的NWFET的源漏衬垫本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应变硅纳米线PMOSFET的制备方法，其特征在于，包括以下步骤 步骤1，提供SOI硅片，包括硅衬底、硅衬底上的埋氧层和埋氧层上的顶层硅； 步骤2，定义硅纳米线场效应晶体管区域，并在顶层硅和埋氧层之间形成空洞层，并形成源漏衬垫，在空洞层上方的顶层硅上制备出硅纳米线； 步骤3，沉淀绝缘介质层，并填充顶层硅下方的空洞层；磨平绝缘介质层，使得源漏衬垫上方的绝缘介质层厚度为20nnT200nm ； 步骤4，刻蚀栅极区域的绝缘介质层，直至露出埋氧层； 步骤5，进行栅氧工艺制备栅氧层，并沉积栅极材料； 步骤6，刻蚀源漏衬垫区域的顶层硅并保留底部的部分顶层硅； 步骤7，在源漏衬垫区域生长锗硅层，同时进行源漏区域原位掺杂； 步骤8，进行金属硅合金工艺，及接触孔工艺，将源、漏、栅极引出。2.如权利要求I所述的制备方法，其特征在于，所述步骤I中的埋氧层的厚度为l(Tl000nm，顶层硅厚度为 l(T200nm。3.如权利要求I所述的制备方法，其特征在于，所述步骤I中...

【专利技术属性】
技术研发人员：黄晓橹，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：