Ⅲ族‑N纳米线晶体管制造技术

本发明专利技术涉及Ⅲ族‑N纳米线晶体管。Ⅲ族‑N纳米线设置于衬底上。纵向长度的纳米线被限定在第一Ⅲ族‑N材料的沟道区中，源极区与沟道区的第一端电耦合，并且漏极区与沟道区的第二端电耦合。在第一Ⅲ族‑N材料上的第二Ⅲ族‑N材料用作纳米线表面上的电荷诱导层，和/或势垒层。栅极绝缘体和/或栅极导体在沟道区内完全同轴地环绕纳米线。漏极触点和源极触点可以类似地完全同轴地环绕漏极区和源极区。

III N nanowire transistors

The present invention relates to III N nanowire transistors. III N nanowires arranged on a substrate. The longitudinal length of the nanowires is defined in the first group III N material in the channel region, a first end electrically coupled to the source region and the channel region, second terminal electrically coupled and drain region and channel region. Second group III N material in the first group III N materials used as nano nanowires on the surface charge induced layer, and / or barrier layer. The gate insulator and / or gate conductor completely surrounds the nanowire in the trench region. Drain contacts and source contacts can be similarly coaxially wound around the drain and source regions.

【技术实现步骤摘要】
Ⅲ族-N纳米线晶体管本申请为分案申请，其原申请是于2014年6月18日(国际申请日为2011年12月19日)向中国专利局提交的专利申请，申请号为201180075624.4，专利技术名称为“Ⅲ族-N纳米线晶体管”。
本专利技术的实施例总体涉及微电子器件和制造，并且更具体地涉及Ⅲ族-N晶体管。
技术介绍
在过去几十年中已经以大容量的方式实施了片上系统(SoC)。SoC解决方案提供了板级部件集成所比不上的缩放优势。尽管长时间以来将模拟电路和数字电路集成到同一衬底上来提供SoC(其提供混合的信号能力)的形式，但是用于移动计算平台(例如智能电话和平板电脑)的SoC解决方案仍然难以得到，因为这些设备通常包括利用两个或多个具有高电压、高功率和高频率的信号来操作的部件。同样，常规的移动计算平台通常利用Ⅲ-Ⅴ族化合物半导体(例如GaAs异质结双极晶体管(HBT))来在GHz载频处产生足够的功率放大，并且利用横向扩散硅MOS(LDMOS)技术来管理电压转换和功率分配(包括升压和/或降压转换的电池电压调节，等等)。随后，实现CMOS工艺的常规的硅场效应晶体管是第三种器件技术，其用于移动计算平台内的逻辑和控制功能。在移动计算平台内使用的多个晶体管技术限制了器件作为整体的可扩展性，并且因此是更强功能、更高集成水平、更低成本和更小形状因数等的障碍。因此，尽管用于将这三种器件技术中的两种或多种器件技术集成的移动计算空间的SoC解决方案是有吸引力的，但是SoC解决方案的一个障碍是缺乏具有足够的速度(即，足够高的增益截止频率，Ft)以及足够高的击穿电压(BV)的可扩展的晶体管技术。一种有希望的晶体管技术是基于Ⅲ族氮化物(Ⅲ-N)。然而，在缩放到小于100nm的特征尺寸(例如，栅极长度)方面该晶体管技术面临根本性困难，在小于100nm的情况下，短沟道效应变得难以控制。因此具有良好控制的短沟道效应的缩放的Ⅲ-N晶体管对实现具有足够高的击穿电压(BV)的高Ft非常重要。对于用于传送移动计算平台的产品特定电流和功率要求的SoC解决方案，需要能够处理高输入电压摆动、以及在RF频率处提供高的功率附加效率的快速切换高电压晶体管。因此经得起缩放和具有这样的性能的改进的Ⅲ-N晶体管是有优势的。附图说明通过示例的方式而不是限制的方式对本专利技术的实施例进行说明，并且结合附图参考下文的具体实施方式可以更充分地理解本专利技术的实施例，其中：图1A是根据实施例的Ⅲ族-N晶体管的等距图；图1B是图1A中所示的Ⅲ族-N晶体管的沟道区的截面图；图1C是根据实施例的Ⅲ族-N晶体管的等距图；图2A是根据实施例的用于Ⅲ族-N晶体管的GaN晶体取向的等距图；图2B是采用非平面GaN体的Ⅲ族-N晶体管的沟道区的截面图，其中非平面GaN主体具有图2A中所示的晶体取向；图2C是图2B中所示的沟道区的能带图；图2D是根据实施例的用于Ⅲ族-N晶体管的GaN晶体取向的等距图；图2E是采用非平面GaN主体的Ⅲ族-N晶体管的沟道区的截面图，其中非平面GaN主体具有图2D中所示的晶体取向；图3是示出根据实施例的制造非平面高电压晶体管的方法的流程图；图4A、4B、4C、4D和4E是根据图3中所示的方法的实施例所制造的非平面高电压晶体管的等距图；以及图5是根据本专利技术实施例的移动计算平台的SoC实施方式的功能框图。具体实施方式在下文的说明中，阐释了大量的细节，然而对于本领域技术人员来说显而易见的是，本专利技术可以在没有这些具体细节的情况下实现。在一些实例中，以框图的形式、而不是以细节的方式示出公知的方法和器件，以避免使本专利技术难以理解。整个说明书中提及的“实施例”表示结合实施例描述的特定特征、结构、功能或特性包含在本专利技术的至少一个实施例中。因此，在整个说明书中术语“在实施例中”在各种地方的出现不必指代本专利技术的相同实施例。此外，特定特征、结构、功能或特性可以以任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例结合，只要这两个实施例不互相排斥。在本文中，术语“耦合”和“连接”以及它们的衍生物可以用于描述部件之间的结构关系。应该理解的是，这些术语不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于表示两个或多个元件彼此直接物理或电接触。“耦合”可以用于表示两个或多个元件彼此直接或非直接(在它们之间具有其它中间元件)的物理或电接触，和/或两个或多个元件彼此合作或互动(例如，作为造成影响的关系)。在本文中使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指的是一个材料层相对于另一层的相对位置。同样，例如，设置在另一层之上或之下的一层可以直接与另一层接触，或可以具有一个或多个中间层。此外，设置在两层之间的一层可以直接与这两层接触，或可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与第二层直接接触。在本文中描述的是Ⅲ族氮化物(Ⅲ-N)半导体纳米线、以及用于制造高电压、高带宽场效应晶体管的制造技术的实施例。在特定实施例中，在集成高功率无线数据传输和/或具有低功率CMOS逻辑数据处理的高电压功率管理功能的SoC架构中采用这种晶体管。纳米线结构需要用于短沟道效应极好的静电控制的“环绕式栅极”，并且因此，容许将Ⅲ族-N晶体管超缩放至低于100nm的尺度。适合于宽带无线数据传输应用的高频操作是可能的，而大带隙Ⅲ-N材料的使用还提供高BV，从而可以产生用于无线数据传输应用的足够的RF输出功率。高Ft和高电压容量的这种组合还使本文中所描述的晶体管的使用成为可能，这是因为DC到DC转换器中的高速切换应用使用减小尺寸的电感元件。由于功率放大和DC到DC切换应用均是智能手机、平板电脑和其它移动平台中的关键功能块，所以针对这样的设备，本文描述的结构可以用于SoC解决方案中。在实施例中，利用可以包括多种Ⅲ族-N材料的多层半导体结构来形成纳米线、多个垂直叠置的纳米线，并且可以进一步用于将具有不同带隙的半导体材料合并到晶体管的各个区中(例如，可以将更宽带隙的材料合并在器件沟道与漏极触点之间的非本征漏极区中)。在示例性实施例中，栅极结构环绕沟道区的所有边，以提供用于缩放栅极长度(Lg)的沟道电荷的全选通限制。根据实施例，纳米线的一个或多个表面覆盖有宽带隙Ⅲ族-N材料，以提供以下中的一个或多个：增强的沟道迁移率、自发和压电极化的表层电荷[二维电子气(2DEG)]、界面状态的钝化、以及用于沟道电荷载流子限制的能量势垒。图1A是根据实施例的Ⅲ族-N晶体管100的等距图。通常，Ⅲ族-N晶体管100是通常被称为高电子迁移率晶体管(HEMT)的栅极电压控制的器件(即，FET)。Ⅲ族-N晶体管100包括至少一个非平面结晶半导体主体，其位于与衬底层205的顶表面平行的平面上，晶体管100设置于衬底层205的顶表面上。在实施例中，衬底层205是绝缘的、或半绝缘的、和/或具有设置于其上的绝缘或半绝缘层，其上设置纳米线210A。在一个这样的实施例中，衬底层205是生长在支撑衬底上或转移到施主衬底上(未示出支撑衬底和施主衬底)的Ⅲ族-N半导体的顶层(图1A中所示)。在特定实施例中，衬底层205包括硅支撑衬底，Ⅲ族-N层外延生长在所述硅支撑衬底上，然而，所述支撑衬底还可以具有可选的材料(其可以或可以不与硅组本文档来自技高网...

【技术保护点】
一种Ⅲ族‑N晶体管，包括：设置于衬底上的纳米线，其中所述纳米线的纵向长度还包括：第一Ⅲ族‑N材料的沟道区，所述第一Ⅲ族‑N材料具有纤锌矿结构的晶体结构；与所述沟道区的第一端电耦合的源极区；与所述沟道区的第二端电耦合的漏极区；以及非本征漏极区，其包括第二Ⅲ族‑N材料并且将所述漏极区与所述沟道区分隔开，以及栅极叠置体，其完全地同轴环绕所述沟道区。

【技术特征摘要】
1.一种Ⅲ族-N晶体管，包括：设置于衬底上的纳米线，其中所述纳米线的纵向长度还包括：第一Ⅲ族-N材料的沟道区，所述第一Ⅲ族-N材料具有纤锌矿结构的晶体结构；与所述沟道区的第一端电耦合的源极区；与所述沟道区的第二端电耦合的漏极区；以及非本征漏极区，其包括第二Ⅲ族-N材料并且将所述漏极区与所述沟道区分隔开，以及栅极叠置体，其完全地同轴环绕所述沟道区。2.根据权利要求1所述的Ⅲ族-N晶体管，其中所述第二Ⅲ族-N材料的带隙大于所述第一Ⅲ族-N材料的带隙。3.根据权利要求1所述的Ⅲ族-N晶体管，其中所述非本征漏极区是所述第一Ⅲ族-N材料和所述第二Ⅲ族-N材料的合金，所述非本征漏极区的带隙介于所述第一Ⅲ族-N材料的带隙和所述第二Ⅲ族-N材料的带隙之间。4.根据权利要求1所述的Ⅲ族-N晶体管，其中所述第一Ⅲ族-N材料实质上由GaN构成；或实质上由InN构成；或实质上由AlxIn1-xN构成，其中x小于1；或实质上由AlxGa1-xN构成，其中x小于1。5.根据权利要求4所述的Ⅲ族-N晶体管，其中所述第二Ⅲ族-N包括AlN、GaN、InN、AlzIn1-zN或AlzGa1-zN，其中z不同于x。6.一种片上系统(SoC)，包括：功率管理集成电路(PMIC)，其包括开关稳压器或开关模式DC-DC转换器中的至少一个；以及RF集成电路(RFIC)，其包括功率放大器，能够操作所述功率放大器而使其以至少20GHz的截至频率Ft和至少20GHz的最大振荡频率Fmax工作，并且产生至少为2GHz的载波频率，其中将所述PMIC和所述RFIC两者单片集成到同一个衬底上，并且其中PMIC和RFIC中的至少一个包括根据权利要求1所述的Ⅲ族-N晶体管。7.一种移动计算设备，包括：触摸屏；电池；天线；以及根据权利要求6所述的SoC，其中将所述PMIC耦合到所述电池，并且其中将所述RFIC耦合到所述天线。8.一种半导体结构，包括：设置于衬底之上的多个垂直叠置的纳米线，其中所述多个垂直叠置的纳米线中的每个纳米线的纵向长度包括：Ⅲ族-N材料的沟道区；与所述沟道区的第一端电耦合的源极区；以及与所述沟道区的第二端电耦合的漏极区，栅极叠置体，其包括完全地同轴环绕所述多个垂直叠置的纳米线中的每个纳米线的沟道区的栅极绝缘体和栅极导体，以及半导体材料，其位于所述多个垂直叠置的纳米线中的相邻纳米线的源极区之间且电耦合所述多个垂直叠置的纳米线中的相邻纳米线的源极区，并且位于所述多个垂直叠置的纳米线中的相邻纳米线的漏极区之间且电耦合所述多个垂直叠置的纳米线中的相邻纳米线的漏极区，其中所述半导体材料并不包括在所述多个垂直叠置的纳米线中的每个纳米线的沟道区中。9.根据权利要求8所述的半导体结构，还包括：源极触点，所述源极触点环绕所述多个垂直叠置的纳米线的源极区但是不处于所述多个垂直叠置的纳米线中的相邻纳米线的源极区之间；以及漏极触点，所述漏极触点环绕所述多个垂直叠置的纳米线的漏极区但是不处于所述多个垂直叠置的纳米线中的相邻纳米线的漏极区之间。10.根据权利要求8所述的半导体结构，还包括：第二Ⅲ族-N材料，其沿着所述多个垂直叠置的纳米线中的每个纳米线的所述沟道区的至少一部分而设置在所述Ⅲ族-N材料与所述栅极叠置体之间，其中所述第二Ⅲ族-N材料不同于所述多个垂直叠置的纳米线中的每个纳米线的所述沟道区的所述Ⅲ族-N材料。11.根据权利要求10所述的半导体结构，其中所述第二Ⅲ族-N材料用于利用沿着所述多个垂直叠置的纳米线中的每个纳米线的第一表面形成的异质结来提供背面势垒，并且用于利用沿着所述多个垂直叠置的纳米线中的每个纳米线的第二表面的异质结而在所述多个垂直叠置的纳米线中的每个纳米线的所述沟道区内引起2DEG。12.根据权利要求8所述的半导体结构，其中所述多个垂直叠置的纳米线中的每个纳米线的所述沟道区的所述Ⅲ族-N材料具有纤锌矿晶体结构。13.根据权利要求8所述的半导体结构，还包括：非本征漏极区，其包括第二Ⅲ族-N材料并且将所述多个垂直叠置的纳米线中的每个纳米线的所述漏极区与所述沟道区分隔开，其中所述第二Ⅲ族-N材料不同于所述多个...

【专利技术属性】
技术研发人员：H·W·田，R·周，B·舒金，G·杜威，J·卡瓦列罗斯，M·V·梅茨，N·慕克吉，R·皮拉里塞泰，M·拉多萨夫列维奇，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US