非易失性存储器件及其制造方法技术

本发明专利技术提供一种非易失性存储器件，包括：多个层叠图案，所述多个层叠图案具有顺序地层叠在衬底之上的隧道绝缘层、浮栅和电介质层；形成在层叠图案之间的衬底中的沟槽；将沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及形成在电介质层之上的控制栅。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及制造半导体器件的方法，更具体而言，涉及。
技术介绍
非易失性存储器件即使电源被切断也保留存储在其中的数据。不同类型的非易失性存储器件诸如快闪存储器正在广泛应用。 图I是说明现有的非易失性存储器件的截面图。參照图1，现有的非易失性存储器件包括隔离层12、浮栅15、隧道绝缘层14、电介质层16和控制栅17。隔离层12被形成在衬底11之上以限定出多个有源区13。浮栅15被形成在每个有源区13之上以便相对于衬底11具有比隔离层12更高的表面。隧道绝缘层14被插入在浮栅15与有源区13之间。电介质层16沿着包括浮栅15的衬底结构的表面而形成。控制栅17被形成在电介质层16之上。为了保证合适的耦合比，沿着突出于隔离层12的浮栅15的表面形成电介质层16。结果，在相邻的单元101之间可能由于寄生电容尤其是彼此相邻布置的浮栅15与电介质层16之间的寄生电容而引起干扰，并且非易失性存储器件的特性可能恶化。随着半导体器件集成度的增加以及相邻单元101之间的间隙变窄，非易失性存储器件的特性可能恶化得更严重。
技术实现思路
本专利技术的一个实施例涉及ー种，所述非易失性存储器件可以防止非易失性存储器件的特性由于相邻単元之间的干扰而恶化。根据本专利技术的一个实施例，一种非易失性存储器件包括多个层叠图案，所述层叠图案包括顺序地层叠并形成在衬底之上的隧道绝缘层、浮栅和电介质层；在层叠图案之间的衬底中形成的沟槽；将沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及形成在电介质层之上的控制栅。根据本专利技术的另ー个实施例，一种制造非易失性存储器件的方法包括以下步骤在衬底之上形成顺序地层叠了隧道绝缘层、浮栅、电介质层和覆盖层的多个层叠图案；通过刻蚀层叠图案之间的衬底形成沟槽；形成将沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及在层叠图案之上形成控制柵。根据本专利技术的又一个实施例，一种制造非易失性存储器件的方法包括以下步骤在衬底的有源区之上形成浮栅；通过将浮栅之间的间隔以及衬底的有源区之间的间隔间隙填充来形成隔离层，其中浮栅的表面与隔离层的表面对齐；以及在对齐的表面之上形成控制柵。附图说明图I是说明现有的非易失性存储器件的截面图。图2是说明根据本专利技术的第一实施例的非易失性存储器件的截面图。图3A至图3C是描述制造根据本专利技术的第一实施例的非易失性存储器件的方法的截面图。图4是说明根据本专利技术的第二实施例的非易失性存储器件的截面图。图5A至图5C是描述制造根据本专利技术的第二实施例的非易失性存储器件的方法的截面图。 具体实施例方式下面将參照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，并不应解释为受到本文所列实施例的限制。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的各个附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征而对比例做夸大处理。当提及第ー层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或衬底上的情况，还表示在第一层与第二层或在第一层与衬底之间存在第三层的情况。下面提供一种非易失性存储器件，所述非易失性存储器件可以防止其特性由于相邻单元之间的干扰而恶化。相邻单元之间的干扰由它们之间的寄生电容尤其是彼此相邻的浮栅与电介质层之间的寄生电容而引起。因此，在本专利技术的一个实施例中，通过消除在相邻浮栅与电介质层之间产生的寄生电容，来保护非易失性存储器件的特性免于由于干扰的原因而恶化或防止非易失性存储器件的特性由于干扰的原因而恶化。图2是说明根据本专利技术的第一实施例的非易失性存储器件的截面图。參照图2，根据本专利技术的第一实施例的非易失性存储器件包括多个层叠图案202、沟槽25、隔离层27、电介质层28和控制栅29。层叠图案202形成在有源区26的衬底21之上，并通过顺序地层叠隧道绝缘层22和浮栅23来形成层叠图案202。沟槽25形成在层叠图案202之间的衬底21之上。隔离层27间隙填充层叠图案202之间的沟槽25，并限定出有源区26。电介质层28形成在衬底21之上。控制栅29形成在电介质层28之上。在此，层叠图案202的表面——即浮栅23的表面——和隔离层27的表面布置在离衬底21相同的高度处以形成平坦表面，并且电介质层28被布置在所述平坦表面上。根据本专利技术第一实施例的非易失性存储器件可以显著地降低相邻的浮栅23与电介质层28之间产生的寄生电容，并防止因相邻的浮栅23与电介质层28之间的寄生电容而引起的干扰。具体而言，在图I中，由于浮栅15突出于隔离层12并且电介质层16沿着隔离层12的表面和浮栅15的表面而形成，因此浮栅15与电介质层16之间的接触面积(所述接触面积可以称为重叠面积)较大。大的接触面积可能在相邻的浮栅23与电介质层28之间导致大的寄生电容。另一方面，根据本专利技术的本实施例，隔离层27的表面和浮栅23的表面被布置在相同的高度处。由于电介质层28形成在平坦的表面上，因此与现有的非易失性存储器件相比，可以显著地减少浮栅23与电介质层28之间的接触面积。如上所述，由于浮栅23与电介质层28之间的接触面积减少，所以可以降低在浮栅23与电介质层28之间产生的寄生电容的量。以此方式，可以显著地降低因寄生电容而导致的干扰。另外，由于在本专利技术的第一实施例中，浮栅23的表面和隔离层27的表面被布置在离衬底21相同的高度处，因此可以减少浮栅23的厚度。例如，浮栅可以具有小于约300Λ的厚度。当浮栅23的厚度减少时，可以降低因浮栅23而导致的寄生电容，并可以增加形成隔离沟槽25的工艺余量。在此，在本专利技术的第一实施例中，因浮栅23而导致的寄生电容可能产生在浮栅23与有源区26之间、相邻的浮栅23与隔离层27之间以及相邻的浮栅23与电介质层28之间。 与此同时，当浮栅23与电介质层28之间的接触面积减少时，耦合比被降低。因此，在本专利技术的第一实施例中，电介质层28可以由具有高介电率(dielectric rate)的绝缘层形成。具有高介电率的绝缘层可以补偿因浮栅23与电介质层28之间减少的接触面积而导致的耦合比的恶化。在此，具有高介电率的绝缘层表示具有比氧化硅层更高的介电常数的绝缘层。图3A至图3C是描述制造根据本专利技术第一实施例的非易失性存储器件的方法的截面图。参照图3A，在衬底21之上顺序地形成隧道绝缘层22、浮栅导电层和硬掩模图案24。然后，使用硬掩模图案24作为刻蚀阻挡层来刻蚀浮栅导电层、隧道绝缘层22和衬底21，从而形成用于隔离的沟槽25以及顺序地层叠了已被刻蚀的隧道绝缘层22和浮栅23的层叠图案202。由于形成用于隔离的沟槽25，因此在衬底21之上限定出多个有源区26。衬底21可以是硅衬底。隧道绝缘层22可以是氧化物层，所述氧化物层可以通过热氧化工艺来形成。浮栅23可以是硅层，例如多晶硅层。将浮栅23形成为具有小于约300A的厚度。在此，由于可以将浮栅23的厚度减少为比现有技术中的厚度薄，因此可以增加形成沟槽25的工艺余量。参照图3B，在衬底21之上沉积绝缘层以间隙填充沟槽25以及层叠图案202之间的间隔，并通过执行平坦化工艺直到暴露出浮栅23来形成隔离层27。因此，在平坦化本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.03.07 KR 10-2011-00198661.一种非易失性存储器件，包括 多个层叠图案，所述多个层叠图案包括形成在衬底之上并顺序地层叠的隧道绝缘层、浮栅和电介质层； 沟槽，所述沟槽被形成在所述层叠图案之间的所述衬底中； 隔离层，所述隔离层将所述沟槽以及所述层叠图案之间的间隔间隙填充；以及 控制栅，所述控制栅被形成在所述电介质层之上。2.如权利要求I所述的非易失性存储器件，还包括 插入在所述电介质层与所述控制栅之间的覆盖层。3.如权利要求2所述的非易失性存储器件，其中，所述覆盖层包括导电层。4.如权利要求I所述的非易失性存储器件，其中，所述层叠图案的所述电介质层被所述隔离层分隔开。5.如权利要求I所述的非易失性存储器件，其中，所述电介质层包括具有高介电率的绝缘层。6.如权利要求I所述的非易失性存储器件，其中，所述浮栅的表面与所述隔离层的表面对齐，所述电介质层被设置在所述浮栅与所述隔离层的对齐表面之上。7.—种制造非易失性存储器件的方法，包括以下步骤 在衬底之上形成顺序地层叠了隧道绝缘层、浮栅、电介质层和覆盖层的多个层叠图案； 通过刻蚀所述层叠图案之间的所述衬底来形成沟槽； 形成将所述沟槽以及层叠图案之间的间隔间隙填充的隔离层；以及 在所述层叠图案之上形成控制栅。8.如权利要求7所述的方法，其中，形成层叠图案的步骤包括以下步骤 通过在所述衬底之上顺序地层叠隧道绝缘层、浮栅导电层、电介质层和覆...

【专利技术属性】
技术研发人员：黄畴元，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：