半导体芯片的柱状凸块打线构造制造技术

本实用新型专利技术公开一种半导体芯片的柱状凸块打线构造，其包含一载板及一芯片。所述芯片设于所述载板上，所述芯片上具有数个柱状凸块，所述数个柱状凸块通过数条导线电性连接于所述载板上的焊接点。由于相邻的所述柱状凸块具有不同的高度，能使相邻的所述数个导线的第一焊接点的水平高度不同，从而使所述第一焊接点的位置被错开及间隔被加大。因此，所述导线可具有较大的设计弹性在一个三维的空间中进行布线，并确保所有的导线不会彼此碰触而形成短路。并且，所述芯片的焊垫也可以被设计的更为密集，有利于半导体芯片小型化的发展。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及ー种半导体芯片的柱状凸块打线构造，特别是有关于ー种在半导体封装打线エ艺中利用芯片上的柱状凸块作为打线接合的第一焊接点的半导体芯片的柱状凸块打线构造。
技术介绍
现有半导体封装构造制造过程中，打线接合(wire bonding)技术已广泛地应用于半导体芯片与封装基板或基板之间的电性连接上。以半导体芯片与基板之电性连接为例，其目的是利用极细的导线(小于50微米)将芯片上的接点连接到基板上之接垫上，进而将芯片之电路讯号传输到外界。当基板被移送至打线位置后，应用电子影像处理技术来确定芯片上各个接点以及每一接点所相对应之接垫上之接点的位置，然后做打线接合的动作。请參照图I所示，其掲示一种现有的半导体封装打线エ艺中的打线接合示意图。当进行一基板91与ー芯片92打线接合吋，以芯片92上的焊垫921为第一焊接点，以基板91的接垫911为第二焊接点。首先，提供ー焊针(capillary)(未绘示)用以输出ー导线93，以及提供ー电子火焰点火杆(electronicflame off wand)(未绘示)用以在导线93的端部形成焊球，而后将焊球压焊在芯片92的焊垫921上第一焊接点(此称为第一接合，firstbond)。接着，依照设计好之路径移动焊针，最后焊针将导线93压焊在基板91的接垫911第ニ焊接点上(此称为第二接合，second bond)。接着,拉断焊针在第二焊接点处的导线93,从而完成一条导线93的打线接合动作。接着，焊针上的导线93又再一次重新熔结形成焊球，以开始下一条导线93之打线接合动作。然而，在上述的现有的半导体芯片打线接合的エ艺中，由于芯片92上的焊垫921在同一水平高度上，而基板91上的接垫911也都在同一水平高度上，因此导线的拉线方式要能避免交错。例如，所述导线93在所述芯片92的俯视方向上看来，数个导线93之间是不能呈线交错状的。也就是说，数个导线93几乎只能在一个ニ维的空间中进行布线，以确保所有的导线93不会彼此碰触而形成短路。并且，不论是芯片92的焊垫921或是基板91的接垫911都不能设计的太过于密集，以进一歩避免导线93间的短路。因此，在现有的半导体芯片打线接合的エ艺中，所述导线93在布线方式上受到很大的限制，不利于半导体芯片小型化的发展。故，有必要提供一种半导体芯片的柱状凸块打线构造，以解决现有技术所存在的问题。
技术实现思路
有鉴于此，本技术提供一种半导体芯片的柱状凸块打线构造，以解决现有半导体芯片打线技术为避免导线间过于接近而产生短路，在导线布线方式上受到很大的限制的问题。本技术的主要目的在于提供一种半导体芯片的柱状凸块打线构造，其是预先、在半导体芯片上制作柱状凸块，并且利用柱状凸块作为打线接合的第一焊接点，并以基板的接垫或导线架的内引脚部作为打线接合的第二焊接点，以完成一打线接合作业。由于相邻的柱状凸块具有不同的高度，能使相邻的数个导线的第一焊接点的水平高度不同，从而使第一焊接点的位置被错开及间隔被加大。因此，数个导线可具有较大的设计弹性在ー个三维的空间中进行布线，并确保所有的导线不会彼此碰触而形成短路。并且，芯片的焊垫也可以被设计的更为密集，有利于半导体芯片小型化的发展。为达成本技术的前述目的，本技术提供一种半导体芯片的柱状凸块打线构造，其包含ー载板，具有一上表面，所述上表面设有数个焊接点；以及ー芯片，所述芯片设于所述载板上，并具有一朝上的有源表面，所述有源表面上设有数个焊垫，部分的所述焊垫上设有数个柱状凸块，至少一部分相邻的所述柱状凸块具有 不同高度；以及数条导线，电性连接在所述芯片的柱状凸块及所述载板的焊接点之间。在本技术的一实施例中，所述载板是一基板，及所述焊接点分别是ー接垫；或者所述载板是ー导线架，及所述焊接点分别是ー内引脚部。在本技术的一实施例中，至少一部分所述数个柱状凸块的高度呈渐增排列；或者至少一部分所述数个柱状凸块的高度呈高低交互排列。在本技术的一实施例中，所述芯片上的数个焊垫呈数组状排列。在本技术的一实施例中，所述芯片上靠内侧的所述柱状凸块的高度大于靠外侧的所述焊垫或所述柱状凸块。在本技术的一实施例中，部分所述导线在所述芯片的俯视方向上呈交错状且彼此不碰触。在本技术的一实施例中，所述载板上的数个焊接点呈数组状排列。在本技术的一实施例中，所述柱状凸块选自铜柱凸块或镍柱凸块。在本技术的一实施例中，另包含一封装胶体，用以包覆保护所述芯片、所述数个柱状凸块及所述数个导线。为达成本技术的前述目的，本技术另提供一种半导体芯片的柱状凸块打线构造，其包含ー载板，具有一上表面，所述上表面设有数个焊接点，部分的所述焊接点上设有数个柱状凸块；ー芯片，所述芯片设于所述载板上，并具有一朝上的有源表面，所述有源表面上设有数个焊垫，部分的所述焊垫上设有数个柱状凸块，至少一部分相邻的所述柱状凸块具有不同高度；以及数条导线，电性连接在所述芯片的柱状凸块及所述载板的柱状凸块之间。附图说明图I是ー现有的半导体封装打线エ艺中的打线接合示意图。图2是本技术第一实施例半导体芯片的柱状凸块打线构造的示意图。图3是本技术第二实施例半导体芯片的柱状凸块打线构造的示意图。图4是本技术第三实施例半导体芯片的柱状凸块打线构造的示意图。图5是本技术第四实施例半导体芯片的柱状凸块打线构造的示意图。图6是本技术第五实施例半导体芯片的柱状凸块打线构造的示意图。具体实施方式·为让本技术上述目的、特征及优点更明显易懂，下文特举本技术较佳实施例，并配合附图，作详细说明如下。再者，本技术所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是參考附加图式的方向。因此，使用的方向用语是用以说明及理解本技术，而非用以限制本技术。本技术的所述半导体芯片的柱状凸块打线构造主要是用于一半导体芯片与ー载板(基板或导线架)的打线接合，其是预先在半导体芯片上制作柱状凸块(例如铜柱凸块Cu pillar bumps)，并且利用柱状凸块作为打线接合的第一焊接点，并以基板的接垫或导线架的内引脚的接点作为打线接合的第二焊接点，以完成一打线接合作业。下文中将详细说明本技术各实施例的所述半导体芯片的柱状凸块打线构造，特别说明的是，基于说明上的方便，所有的附图都是以示意图的方式来呈现，与说明较无关的细节因此被省略(例如没有绘出所有的焊接点与导线)。请參照图2所示，本技术第一实施例半导体芯片的柱状凸块打线构造的示意图。本技术第一实施例的半导体芯片的柱状凸块打线构造的制造方法首先是提供一基板10，其上表面设有数个接垫11 ;以及提供ー芯片20，其具有一有源表面(即上表面)，所述有源表面朝上并设有数个焊垫21，并且部分所述数个焊垫21上设有数个柱状凸块22。所述焊垫21上优选具有一凸块底金属层(UBM)(未绘示)，以便使所述焊垫21能顺利的与所述柱状凸块22形成良好的焊接结构。在本实施例中，所述凸块底金属层可以为钛/镍/铜复合层(Ti/Ni/Cu)、钛/镍钒/铜复合层(Ti/Ni (V) /Cu)、铝/镍/铜复合层(Al/Ni/Cu)或铝/镍钒/铜复合层(Al/Ni (V) /Cu本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体芯片的柱状凸块打线构造，其特征在于所述柱状凸块打线构造包含 ー载板，具有一上表面，所述上表面设有数个焊接点； ー芯片，所述芯片设于所述载板上，并具有一朝上的有源表面，所述有源表面上设有数个焊垫，部分的所述焊垫上设有数个柱状凸块，至少一部分相邻的所述柱状凸块具有不同高度；以及 数条导线，电性连接在所述芯片的柱状凸块及所述载板的焊接点之间。2.如权利要求I所述的柱状凸块打线构造，其特征在于所述载板是一基板，及所述焊接点分别是ー接垫；或者所述载板是ー导线架，及所述焊接点分别是ー内引脚部。3.如权利要求I所述的柱状凸块打线构造，其特征在于至少一部分所述数个柱状凸块的高度呈渐增排列；或者至少一部分所述数个柱状凸块的高度呈高低交互排列。4.如权利要求I所述的柱状凸块打线构造，其特征在于所述芯片上的数个焊垫呈数组状排列。5.如权利要求4所述的柱状凸块打线构造，其特征在于所述芯片上靠内侧的所述柱状凸块的高度大于靠...

【专利技术属性】
技术研发人员：方仁广，
申请(专利权)人：日月光半导体上海股份有限公司，
类型：实用新型
国别省市：