半导体器件制造技术

本发明专利技术提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用2011年3月4日提交的日本专利申请第2011-48053号所公开全部内容(包括说明书、附图和摘要)在此通过引用并入本文。
技术介绍
本专利技术涉及半导体器件，尤其涉及当应用于装配有诸如SRAM之类的存储器的半导体器件时有效的技术。例如，专利文献1公开了一种半导体存储器件，所述半导体存储器件使用装配有多个虚拟单元的虚拟电路来产生读出放大器使能信号。专利文献2公开了在单一位线系统的半导体存储器件中，所述半导体存储器件被配置成使与该位线副本耦合的存储单元晶体管副本的栅极长度设置得比存储单元晶体管正本的栅极长度更长，在所述单一位线系统中，读操作时序是由位线副本的操作决定的。专利文献3公开了一种半导体集成电路器件，所述半导体集成电路器件装配有第一位线副本和第二位线副本，所述第一位线副本和所述第二位线副本分别耦合至存储单元副本，并且所述半导体集成电路器件装配有将所述第一位线副本的输出信号输入至所述第二位线副本的反相器电路，并且所述半导体集成电路器件通过使用分离的位线副本来生成读出放大器使能信号。(专利文献)(专利文献1)日本专利第2004-95058号公报(专利文献2)日本专利第2006-31752号公报(专利文献3)日本专利第2010-165415号公报
技术实现思路
近年来，随着半导体器件的几何尺寸越来越精细，MOS晶体管之间的变化已成为重要的课题。因此，例如，在包含于半导体器件中的存储器(典型地为SRAM(静态随机存取存储器)组件)中，考虑到SRAM存储单元中的变化而执行时序设计变得重要。如专利文献1至专利文献3所公开的，这样的时序设计方法中的一种方法是在读取时使用虚拟存储单元(存储单元副本)和虚设位线(位线副本)设置读出放大器的启动时序的方法。但是，在使用这种虚拟存储单元等等的方法中，由于虚拟存储单元本身的工艺波动等，可能无法使读出放大器的启动时序达到最优。换言之，大多数情况下虚拟存储单元由与正本存储单元相同的工艺尺寸形成，所述正本存储单元以非常小的工艺尺寸形成；因此，易于发生这样的工艺波动。例如，当工艺波动发生在多个耦合至虚设位线的虚拟存储单元中时，驱动所述虚设位线的时序对于各个虚拟存储单元是不同的。因此，这可能会出现读出放大器的启动时序太早或太晚的情况。本专利技术根据上述情况做出，并且本专利技术的一个目的为使装配有存储器的半导体器件中的操作时序的变化减少。通过本专利技术的说明书以及附图的描述，上述目的和其他目的以及新特征将变得清晰。下面简要地解释本申请公开的专利技术中典型实施方式的概况。根据本专利技术的半导体器件包括：沿第一方向延伸的多个字线；沿与第一方向相交的第二方向延伸的多个位线；以及布置在所述字线与所述位线相交处的多个存储单元，所述多个存储单元配置有包括第一MIS晶体管在内的电路。根据本专利技术的半导体器件还包括：读出放大器电路，所述读出放大器电路能够响应于使能信号，通过所述多个位线中的一个位线将读取自所述多个存储单元中的一个存储单元的信号放大；控制电路，所述控制电路能够响应于所述多个存储单元的存取指令产生第一信号；以及，时序调整电路，所述时序调整电路能够接收输入的第一信号，并通过延迟所述第一信号来产生作为所述使能信号来源的第二信号。所述时序调整电路包括：第一布线，所述第一布线与所述多个位线并排布置并且形成至少一个双向布线，并且所述第一布线能够在一端接收传输的第一信号且输出来自另一端的第二信号；以及负载电路，所述负载电路包括多个耦合至所述第一布线的第二MIS晶体管。所述第一布线包括用作向外布线的第一虚设位线和用作返向布线的第二虚设位线，并且所述多个第二MIS晶体管分别设置有第一虚设位线和第二虚设位线。下面简要地解释本申请公开的本专利技术典型实施方式获得的效果。换言之，在设置有存储器的半导体器件中，使操作时序的变化减少是可能的。附图说明图1为简要图示根据本专利技术实施方式1的包含于半导体器件中的存储器的配置实例的框图；图2为图1所示的存储器中各存储单元的配置实例的电路图；图3为简要图示图1所示存储器的操作实例的波形图；图4为图示根据本专利技术实施方式1的整个半导体器件的概要结构实例的框图；图5为图示图1所示存储器的时序调整电路(沿列方向)的配置实例的电路图；图6为图示通过改良图5所示时序调整电路所得的一种时序调整电路(沿列方向)的配置实例的电路图；图7为图示图5和图6所示时序调整电路的列方向负载电路的具体布图配置实例的俯视图；图8(a)为图示沿图7所示A-A’线的结构实例的剖面图，图8(b)为沿图7所示B-B’线的结构实例的剖面图；图9为图示图1所示字线驱动电路、时序调整电路(沿列方向)和存储器阵列的部分布图配置实例的示意性比较俯视图；图10(a)和图10(b)为分别图示图5和图6的配置实例的时序调整电路和存储器阵列的尺寸的示意性联系的俯视图；图11(a)和图11(b)为图示图5所示时序调整电路和图6所示时序调整电路的显著区别的实例的解释性附图；图12为图示根据本专利技术实施方式2的包含于半导体器件中的时序调整电路(沿列方向)的配置实例的电路图；图13为图示根据本专利技术实施方式2的包含于半导体器件中的时序调整电路(沿列方向)的另一配置实例的电路图；图14(a)、图14(b)和图14(c)为图示图12所示列方向负载电路中负载电容的补充附图，其中，图14(a)和图14(b)为图示该负载电容的位置的示意图，图14(c)为简要图示与图14(a)和图14(b)的所述负载电容对应的电压波形的实例的附图；图15(a)、图15(b)和图15(c)为图示图13所示列方向负载电路中负载电容的补充附图，其中，图15(a)和图15(b)为图示所述负载电容的位置的示意图，图15(c)为简要图示与图15(a)和图15(b)的负载电容对应的电压波形的实例的附图；图16(a)为图示根据本专利技术实施方式3的包含于半导体器件中的时序调整电路(沿列方向)的配置实例的电路图，图16(b)为图16(a)的补充附图；图17(a)为图示根据本专利技术实施方式3的包含于半导体器件中的时序调整电路(沿列方向)的另一配置实例的电路图，图17(b)为图17(a)的补充附图；图18为图示根据本专利技术实施方式4的包含于半导体器件中的时序调整电路(沿列方向)的配置实例的电路图；图19(a)为图示在根据本专利技术实施方式5的半导体器件中，图1所示存储器中读/写控制电路的外围的配置实例的框图，图19(b)为图示图19(a)所示读/写延迟控制电路的具体配置实例的电路图；图20(a)为图示图19中读取时操作实例的波形图，图20(b)为图示图19中写入时操作实例的波形图；图21为图示根据本专利技术实施方式6的包含于半导体器件中的时序调整电路(沿列方向)的配置实例的电路图；图22为图示根据本专利技术实施方式7的包含于半导体器件中的时序调整电路(沿列方向)的配置实例的电路图；图23为图示图22所示电路图的改良实例的电路图；图24为图示图22和图23所示时序调整电路的列方向负载电路的具体布图配置实例的俯视图；图25为图示根据本专利技术实施方式8的包含于半导体器件中的时序调整电路(沿列方向)的配置实例的电路图；图26为图示图25所示时序调整电路的列方向负载电路的具体布图配置实例的俯视图；图27本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.03.04 JP 2011-0480531.一种半导体器件，所述半导体器件包括：多个字线，所述多个字线沿第一方向延伸；多个位线，所述多个位线沿与所述第一方向相交的第二方向延伸；多个存储单元，所述多个存储单元布置在所述位线与所述字线相交处，并且配置有包括第一MIS晶体管在内的电路；读出放大器电路，所述读出放大器电路可操作为响应于使能信号，通过所述多个位线中的一个位线放大读取自所述存储单元中的一个存储单元的信号；控制电路，所述控制电路可操作为响应于所述存储单元的存取指令产生第一信号；以及时序调整电路，所述时序调整电路可操作为接收输入的第一信号并且通过延迟所述第一信号产生作为所述使能信号来源的第二信号，其中，所述时序调整电路包括：第一布线，所述第一布线与所述位线并排布置并且形成至少一个双向布线，并且所述第一布线可操作为在一端接收传输的第一信号并且从另一端输出所述第二信号；以及负载电路，所述负载电路包括耦合至所述第一布线的多个第二MIS晶体管，其中，所述第一布线包括用作向外布线的第一虚设位线和用作返向布线的第二虚设位线，并且其中，所述第二MIS晶体管被分别提供至所述第一虚设位线和所述第二虚设位线。2.根据权利要求1所述的半导体器件，其中，所述第二MIS晶体管的栅极长度比所述第一MIS晶体管的栅极长度长。3.根据权利要求1所述的半导体器件，所述半导体器件还包括：字线驱动电路，所述字线驱动电路包括第三MIS晶体管并且可操作为驱动所述字线，其中，所述第二MIS晶体管的栅极长度比所述第三MIS晶体管的栅极长度长。4.根据权利要求1所述的半导体器件，其中，所述第二MIS晶体管中的一部分MIS晶体管的源极和漏极均耦合至所述第一虚设位线，并且第二MIS晶体管中的其余部分MIS晶体管的源极和漏极均耦合至所述第二虚设位线。5.根据权利要求1所述的半导体器件，其中，所述第二MIS晶体管的中一部分MIS晶体管的源极和漏极之一耦合至所述第一虚设位线，并且第二MIS晶体管的中其余部分MIS晶体管的源极和漏极之一耦合至所述第二虚设位线。6.根据权利要求4所述的半导体器件，其中，提供给所述第二MIS晶体管的栅极的电压是使所述第二MIS晶体管截止的电压。7.根据权利要求4所述的半导体器件，其中，提供给所述第二MIS晶体管的栅极的电压是使所述第二MIS晶体管导通的电压。8.根据权利要求1所述的半导体器件，其中，所述第一虚设位线耦合至单级或多级第一反相器电路的输出，所述第一反相器电路可操作为输入所述第一信号，其中，将从所述第一虚设位线的输出终端传输的信号在所述第二虚设位线的输入终端处提供给所述第二虚设位线，并且其中，所述半导体器件还包括单级或多级第二反相器电路，所述第二反相器电路可操作为向来自所述第二虚设位线的输出终端输入信号并且输出所述第二信号。9.根据权利要求8所述的半导体器件，所述半导体器件还包括：单级或多级第三反相器电路，所述单级或多级第三反相器电路可操作为输入来自所述第一虚设位线输出终端的信号并且可操作为将信号输出至所述第二虚设位线的输入终端。10.根据权利要求8所述的半导体器件，其中，配置所述第一反相器电路和所述第二反相器电路的MIS晶体管的栅极长度比所述第一MIS晶体管的栅极长度长。11.根据权利要求9所述的半导体器件，其中，配置所述第三反相器电路至所述第一反相器电路的MIS晶体管的栅极长度比所述第一MIS晶体管的栅极长度长。12.根据权利要求1所述的半导体器件，所述半导体器件还包括：写入时序调整电路，所述写入时序调整电路包括延迟电路，其中，在对所述存储单元中的一个存储单元进行写入操作的情形下，所述写入时序调整电路通过将由所述延迟电路产生的延迟传递给所述第二信号来设置用于将激活的字线去激活的时序。13.一种半导体器件，所述半导体器件包括：多个字线，所述多个字线沿第一方向延伸；多个位线，所述多个位线沿与所述第一方向相交的第二方向延伸；多个存储单元，所述多个存储单元包括第一MIS晶体管，所述第一MIS晶体管的栅极耦合至所述字线中的一个字线并且布置在所述字线和所述位线的相交处；读出放大器电路，所述读出放大器电路可操作为响应于作为触发的使能信号，通过所述多个位线中的一个位线将读取自所述多个存储单元中的一个存储单元的信号放大；控制电路，所述控制电路可操作为响应于所述存储单元的存取指令，产生第一信号；以及时序调整电路，所述时序调整电路可操作为接收输入的第一信号，并且通过延迟所述第一信号持续第一时间段来产生作为所述使能信号来源的第二信号，并且所述时序调整电路包括用于设置所述第一时间段的多个第二MIS晶体管，其中，所述时序调整电路包括：第一虚设位线和第二虚设位线，所述第一虚设位线和所述第二虚设位线沿所述第二方向并排延伸；多个栅极布线，所述多个栅极布线在所述第一虚设位线和所述第二虚设位线的下层中形成，所述多个栅极布线沿所述第一方向并排延伸并且用作所述第二MIS晶体管的栅极；第一布线，所述第一布线经由第一接触部分耦合至所述栅极布线；多个第一扩散层，所述多个第一扩散层布置在所述第一虚设位线和所述栅极布线相交部分处，所述多个第一扩散层在各个所述栅极布线的两侧形成并且用作所述第二MIS晶体管中的一部分MIS晶体管的源极和漏极之一；多个第二扩散层，所述多个第二扩散层布置在所述第二虚设位线和所述栅极布线的相交部分处，所述多个第二扩散层在各个所述栅极布线两侧形成并且用作第二MIS晶体管中的其余部分MIS晶体管的源极和漏极之一；第二接触部分，所述第二接触部分耦合所述第一扩散层和所述第一虚设位线；第三接触部分，所述第三接触部分耦合所述第二扩散层和所述第二虚设位线；以及转向通路，所述转向通路将信号从所述第一虚设位线的输出终端传输至所述第二虚设位线的输入终端，其中，以固定方式将第一电压电平施加于所述第一布线，其中，所述第一信号传输至所述第一虚设位线的输入终端，并且其中，所述第二信号...

【专利技术属性】
技术研发人员：田中信二，藪内诚，良田雄太，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：