本发明专利技术提供一种浮栅的制备方法，具体步骤如下：步骤一:形成浅沟槽隔离（STI），依次沉积栅氧化层和浮栅；步骤二：再依次沉积第一阻挡层和第二阻挡层；步骤三：然后进行第二阻挡层的化学机械研磨（CMP），直至第一阻挡层；步骤四：以第二阻挡层作为阻挡层，去除浅沟槽隔离（STI）区域上面的第一阻挡层；步骤五：以第二阻挡层作为阻挡层，去除浅沟槽隔离（STI）区域上面的浮栅；步骤六：再用湿法依次去除有源区上面的第二阻挡层和第一阻挡层；步骤七：漏出浮栅，形成浮栅结构。本发明专利技术涉及的浮栅完全是炉管沉积出来的，没有经过CMP的研磨，其厚度是均匀的，有效地提高了编程和擦除的性能，非常适于实用。
【技术实现步骤摘要】
本专利技术涉及半导体器件制造
，特别涉及。
技术介绍
自从1967年贝尔实验室的D. Kahng和S. M. Sze提出了浮栅结构的非挥发性半导体存储器以来，基于栅堆叠的MOSFET结构的浮栅半导体存储器就在容量、成本和功耗上以占有极大的优势取代了之前长期使用的磁存储器。在此基础上，日本东芝公司在1984年成功提出了 Flash存储器的概念，直到现在Flash存储器仍然是非挥发性半导体存储器市场上的主流器件，但是随着微电子技术节点不断向前推进，工艺线宽的将进一步减小，基于浮栅结构的传统Flash正在遭遇严重的技术难点，主要原因是由于隧穿介质层的持续减薄， 漏电现象越发严重，严重限制了 Flash器件的可缩小化，导致浮栅存储器件的密度难以提升。浮栅式非挥发性存储器是目前被大量使用和普遍认可的主流非挥发性存储器，被广泛应用于电子和计算机设备。传统的浮栅结构存储单元由于结构与材料的限制，致使快速写入/擦除操作的要求和长期稳定存储的需求之间产生了严重矛盾。且随着特征尺寸的缩小，此矛盾更加显著。随着特征尺寸推进至纳米级，在缩小存储单元、提高存储密度的同时提高存储数据读写、擦除和保持性能，已经成为目前浮栅存储单元发展面临的关键问题。这就要求从材料和结构上对传统浮栅存储单元加以改进。随着器件尺寸的减少，很多公司浮栅的制备用FG-CMP的方法。此方法有三个方面的缺点(1)由于CMP的特性，凹陷(dishing)和侵蚀(erosion)现象比较严重,影响了浮栅的高度。(2)晶片边缘和中心位置的均匀性不能保证，导致浮栅在边缘和中心的高度不同。通常12寸poly-CMP的不均勻性(non-uniformity)通常在10%以上。(3)浮栅的不同高度影响到稱合系数，进而影响到编程(program)和擦除(erase)的性能。标准叠栅存储器由控制栅(CG: Control Gate)、多晶娃间氧化层(ΙΡ0: Interpoly Oxide)、浮栅(FG: Floating Gate)、栅氧化层(GO: Gate Oxide)和源、漏、衬底构成。当前的浮栅制备工艺流程首先隔离层制备，再沉积栅氧化层和浮栅，最后进行浮栅化学机械研磨。中国专利CN200710121367涉及非挥发性存储器
，公开了一种多层纳米晶浮栅结构的非挥发性存储器，包括用于支撑整个非挥发性存储器的半导体衬底11; 在半导体衬底11中掺杂形成源极9和漏极10 ;在源极9和漏极10之间的沟道12 ;位于沟道12上的隧穿氧化层13 ;用于控制多层纳米晶浮栅结构氧化的控制氧化层14 ;位于控制氧化层14上的栅电极16 ;位于隧穿氧化层13与控制氧化层14之间的多层纳米晶浮栅结构15，用于作为非挥发性存储器的浮栅存储单元。本专利技术同时公开了一种制备多层纳米晶浮栅结构非挥发性存储器的方法。本专利技术解决单层纳米晶浮栅存储器的编程时间/电压与存储时间之间的矛盾，在较短的编程时间前提下提升器件的存储时间。中国专利CN200910078478公开了一种用于快闪存储器的钨钛合金纳米晶浮栅结构，属于微电子
该结构包括硅衬底，以及在所述硅衬底上依次覆盖的氧化硅层、 高介电常数薄膜、钨钛合金纳米晶电荷存储层、阻挡层以及栅材料层。本专利技术的结构提高了浮栅结构的非挥发性存储单元的编程/擦除效率、编程/擦除(P/E)速度、有效电荷存储能力、数据保持特性、编程/擦除耐受性等存储性能。本专利技术同时公开了一种制作钨钛合金纳米晶浮栅结构的方法。本专利技术的方法简便，并兼容于传统CMOS硅平面工艺。中国专利CN200910302491涉及半导体器件制造
，具体涉及一种基于氮化处理的纳米晶浮栅存储器的制备方法，所述方法包括在硅衬底上生长遂穿介质层，并在遂穿介质层上表面生长硅纳米晶；对硅纳米晶进行氮化处理，在氮化处理后的硅纳米晶表面淀积控制栅介质层，控制栅介质层上淀积多晶硅；刻蚀多层结构到硅衬底，形成制作栅侧墙和源电极、漏电极的区域；制作栅侧墙、栅极、源极和漏极，形成浮栅存储器。本专利技术可用于非挥发性存储器的存储单元，具有电荷存储容量大，结构简单，可靠性高，与传统CMOS工艺兼容性好，易于批量生产。下面列出了耦合系数的常见计算模型N E 02 Ai+ATL-Wi- ■Cl = -- j =——·—:__ EvECeAl _ .E,Ec.eL零W耦合系数 Cl = _ .ΓΠ+ΤΓ,+ΤΙAl:浮栅跟控制栅的面耦合面积(flat)A2:浮栅跟控制栅的侧壁耦合面积(sidewall)A3:浮栅跟衬底沟道的耦合面积(channel)H:浮栅的高度 L:浮栅的长度 W:浮栅的宽度Tl:栅氧化层(GO: Gate Oxide)T2:多晶娃间氧化层(IPO: Interpoly Oxide)当前的浮栅制备工艺流程容易出现常见的凹陷和侵蚀问题。产生凹陷的原因是研磨液存在选择比，不同材质之间的研磨速率不同。产生侵蚀的原因是在研磨目标材质时，对非目标材质造成过抛光。这种浮栅高度的偏移(variation)和不均勻性(non-uniformity)会导致耦合系数的变化。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供，非常适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。本专利技术提供，其特征在于所述方法的具体步骤如下步骤一形成浅沟槽隔离(STI)，依次沉积栅氧化层和浮栅；步骤二 再依次沉积第一阻挡层和第二阻挡层；步骤三然后进行第二阻挡层的化学机械研磨(CMP)，直至第一阻挡层；步骤四以第二阻挡层作为阻挡层，去除浅沟槽隔离(STI)区域上面的第一阻挡层；步骤五以第二阻挡层作为阻挡层，去除浅沟槽隔离(STI)区域上面的浮栅；步骤六再用湿法依次去除有源区上面的第二阻挡层和第一阻挡层；步骤七漏出浮栅，形成浮栅结构。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现所述步骤一中形成的浅沟槽隔离的深度为2500A 3500A。所述步骤一中形成的浅沟槽隔离的高度为500A 2000A。所述的步骤一中的沉积的栅氧化层的厚度为90A 110A。所述步骤一中沉积的浮栅的高度为200A 600A。所述步骤一中沉积的浮栅的长度为32nm O. 20um。所述步骤一中沉积的浮栅的宽度为60nm O. 3um。所述的步骤二中的第一阻挡层为SiN。 所述的步骤二中的第二阻挡层为氧化物。所述的步骤二中的第一阻挡层的厚度为100A 400A。所述的步骤二中的第二阻挡层的厚度为300A 1000A。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段， 而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。附图说明参考所附附图，以更加充分的描述本专利技术的实施例。然而，所附附图仅用于说明和阐述，并不构成对本专利技术范围的限制。图I绘示本专利技术涉及的的工艺流程图。具体实施例方式为更进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本专利技术提出的，详细说明如下。本专利技术的不同实施例将详述如下，以实施本专利技术的不同的技术特征，可理解的是， 以下所述的特定实施例的单元和配置用以简化本专利技术，其仅为范例而不本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：肖海波，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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