非易失性存储器件及其制造方法技术

本发明专利技术提供一种非易失性存储器件及其制造方法，所述方法包括以下步骤：提供具有单元区和外围电路区的衬底，所述单元区要形成垂直层叠的多个存储器单元，所述外围电路区要形成外围电路器件。在单元区和外围电路区的衬底之上形成交替层叠有层间电介质层和栅电极层的栅结构。通过选择性地刻蚀单元区的栅结构来形成沿着一个方向隔离栅电极层的第一沟槽，以及通过与外围电路区的接触形成区相对应地选择性地刻蚀栅结构来形成沟槽。

【技术实现步骤摘要】

本专利技术的示例性实施例总体而言涉及一种，更具体而言涉及一种包括垂直于衬底来层叠多个存储器单元的。
技术介绍
现在已广泛使用了即使断电也能保留储存的数据的非易失性存储器件，诸如快闪存储器。在进一步提高高集成度时，在二维结构——其中将存储器单元设置在硅衬底结构之上的单层中——中制造存储器件已经达到了一定的技术极限。作为解决这种不足的一种手段，存在关于一种在硅衬底之上层叠存储器单元的三维设计的非易失性存储器件的发展。图IA是说明现有的具有三维结构的非易失性存储器件的截面图，图IB示出图IA 所示的三维非易失性存储器件中的碟形效应(dishing effect) 0参见图1A，所示出的顺序地设置在单元区的衬底100之上的是用于形成管道 (pipe)晶体管的管道栅电极层110，交替地层叠了第一层间电介质层135和第一栅电极层140以形成多层存储器单元的单元栅结构(CGQ，以及顺序地层叠了第二层间电介质层 155、第二栅电极层160和第二层间电介质层155以形成选择晶体管的选择栅结构(SGS)。单元栅结构(CGS)的内部设置有穿通单元栅结构(CGS)的一对单元沟道孔。管道栅电极层110的内部设置有用于将所述一对单元沟道孔彼此连接的管道沟道孔。选择栅结构(SGQ的内部设置有穿通选择栅结构(SGQ且分别与所述一对单元沟道孔连接的一对选择晶体管沟道孔。存储器栅绝缘层165和沟道层170设置在所述一对选择晶体管沟道孔的内壁上。结果，单元区的衬底100之上设置了管道晶体管、多层存储器单元和选择晶体管。 管道晶体管由管道栅电极层110、位于管道沟道孔的内壁上的存储器栅绝缘层165和沟道层170形成。所述多层存储器单元由位于一对单元沟道孔的内壁上的存储器栅绝缘层165 和沟道层170、以及垂直地沿着存储器栅绝缘层165和沟道层170层叠的第一栅电极层140 形成，且以每个单元沟道孔隔离。选择晶体管由第二栅电极层160以及位于所述一对选择晶体管沟道孔的内壁上的存储器栅绝缘层165和沟道层170形成，且以每个选择晶体管沟道孔隔离。外围电路区中设置有典型的外围电路器件，诸如外围电路晶体管120、加盖 (capping)绝缘层125和层间电介质层130。然而，随着在如上所述的将存储器单元垂直层叠在单元区中的结构中层叠的存储器单元的数量增加，单元区与外围电路区之间的台阶高度变得更大，这使得难以执行后续工艺。这在图IB中示出。参见图1B，图IA的衬底结构之上设置有层间电介质层180。图IB图示了由于单元区与外围电路区之间的台阶高度而引起的层间电介质层 180从单元区与外围电路区之间的边界起在外围电路区中下陷的“碟形效应”。碟形效应使得难以执行后续工艺，诸如形成穿通层间电介质层180的接触，以及形成与层间电介质层180的上部的接触相耦接的线。由于层间电介质层180的厚度在单元区中与在外围电路区中不同，因此难以控制用于形成均勻的接触的刻蚀目标。此外，由于层间电介质层180在一些区域中弯曲，因此形成在弯曲区域之上的线可能具有异常的形状。
技术实现思路
本专利技术的一个实施例涉及一种，所述非易失性存储器件在单元区与外围电路区之间具有降低的台阶高度。根据本专利技术一个实施例的制造非易失性存储器件的方法包括以下步骤在单元区和外围电路区中形成交替层叠有层间电介质层和栅电极层的栅结构；通过选择性地刻蚀单元区的栅结构来形成第一沟槽，以沿着一个方向隔离栅电极层；以及通过与外围电路区的接触形成区相对应地来选择性地刻蚀栅结构来形成第二沟槽。另外，根据本专利技术一个实施例的制造非易失性存储器件的方法包括以下步骤在单元区和外围电路区的衬底之上形成交替层叠有第一层间电介质层和第一栅电极层的单元栅结构(CGS)；通过选择性地刻蚀单元区的单元栅结构(CGS)来形成第一沟槽，以沿着一个方向隔离第一栅电极层；通过与外围电路区的接触形成区相对应地来选择性地刻蚀单元栅结构(CGS)来形成第二沟槽；在形成有第一沟槽和第二沟槽的衬底结构之上形成包括用于形成选择晶体管的第二层间电介质层和第二栅电极层的选择栅结构(SGQ ；以及通过选择性地刻蚀选择栅结构(SGQ来形成分别暴露第一沟槽和第二沟槽的第三沟槽和第四沟槽。根据本专利技术一个实施例的存储器件包括衬底，所述衬底包括单元区和外围电路区；栅结构，所述栅结构设置在单元区和外围电路区的每个中，包括交替层叠的层间电介质层和栅电极层；以及沟槽，所述沟槽被设置为与外围电路区的接触形成区相对应，被形成在外围电路区的栅结构中。附图说明图IA是说明现有的具有三维结构的非易失性存储器件的截面图。图IB示出图IA所示的三维非易失性存储器件的碟形效应。图2A至2M是说明根据本专利技术一个实施例的具有三维结构的非易失性存储器件以及制造三维非易失性存储器件的方法的截面图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以以不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的不同附图和实施例中表示相同的部分。附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或在衬底上的情况，还表示在第一层与第二层之间或在第一层与衬底之间存在至少第三层的情况。图2A至2M是说明根据本专利技术一个实施例的具有三维结构的非易失性存储器件以及制造三维非易失性存储器件的方法的截面图。具体地，图2M是说明根据本专利技术一个实施例的具有三维结构的非易失性存储器件的截面图，图2A至2L是说明根据本专利技术一个实施例的制造图2M的非易失性存储器件的方法的截面图。结合图2A至2M描述根据本专利技术一个实施例的制造具有三维结构的非易失性存储器件的方法。参见图2A，示出了具有单元区和外围电路区的衬底200。单元区是要形成多个存储器单元的区，而外围电路区是要形成外围电路器件的区域。衬底200可以是半导体衬底， 例如硅衬底，且可以包括绝缘层作为其上层。在单元区的衬底200之上形成由第一牺牲层215填充的管道栅电极层210，所述第一牺牲层215用于形成管道沟道。管道栅电极层210可以包括形成在单元区的衬底200之上的第一导电层210A。通过沉积绝缘层并将绝缘层图案化而在第一导电层210A之上形成第一牺牲层215。可以在未被第一牺牲层215覆盖的第一导电层210A之上形成第二导电层210B。第一导电层210A 和第二导电层210B形成管道栅电极层210。第一导电层210A和第二导电层210B可以是掺入杂质的多晶硅层，第一牺牲层215可以是氮化物层。此外，在衬底200的外围电路区之上形成外围电路器件，如外围电路晶体管220。外围电路晶体管220可以具有在衬底200之上的栅绝缘层220A、第一栅电极220B 与第二栅电极220C的层叠结构。外围电路晶体管220可以包括未示出的源极/漏极区。另夕卜，外围电路晶体管220还可以包括位于层叠结构的侧壁上的栅间隔件220D，所述层叠结构包括栅绝缘层220A、第一栅电极220B与第二栅电极220C。还可以在包括外围电路晶体管220的衬底结本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：洪韺玉，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：