多相位时钟信号发生电路制造技术

公开了一种多相时钟信号发生电路。该电路包括两个电路模块，每个电路模块都包括交叉耦合结构和两个延时单元，其中延时单元和是可调延时单元。电路模块MD1包括两个NMOS管、两个PMOS管以及两个延时单元。电路模块MD2包括两个NMOS管、两个PMOS管以及两个延时单元。根据实施例的多相位时钟信号发生电路所产生的各相时钟信号之间的相位关系与该电路的集成工艺，工作电压和工作温度相对无关，因此能够保证多相位电荷泵的效率。

【技术实现步骤摘要】

本技术涉及电子电路，具体涉及一种多相位时钟信号发生电路。
技术介绍
多相位时钟信号发生器广泛应用于集成电路中。多相位时钟发生器是多相位电荷泵的重要组成部分。现有技术主要通过时钟信号的延时来组合生成多相位时钟信号。现有技术的多相位时钟发生器由于在集成工艺、工作电压或工作温度变化时，时钟发生器中的元件如MOS管、电阻的特性变化很大，依赖于这些元件的时钟相位可能会随之提前或者延后，某些相位甚至会发生重叠。如图7所示，实线为时钟信号CLKl和CLK2的正常波形，虚线为集成工艺、工作电压或工作温度变化时CLKl和CLK2的波形可能的变化，从图7中可以很清楚的看到他们的相位发生了重叠。特别是当现有技术的多相位时钟发生器应用于多相位电荷泵时，在集成工艺、工作电压或工作温度波动时会大大降低多相位电荷泵的效率。
技术实现思路
考虑到现有技术中的一个或多个问题，提出了一种多相位时钟信号发生电路。根据实施例的多相位时钟信号发生电路包括第一沟道类型的第一晶体管和第二晶体管；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极和第四晶体管的栅极，第二晶体管的漏极耦接至第四晶体管的源极和第三晶体管的栅极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端接收一时钟信号，输出端耦接至第一晶体管的栅极；第二延时单元，输入端接收所述时钟信号的反相时钟信号，输出端耦接至第二晶体管的栅极；第一沟道类型的第五晶体管和第六晶体管，分别接收所述反相的时钟信号和所述时钟信号；第二沟道类型的第七晶体管和第八晶体管，其中，第五晶体管和第六晶体管的源极接地，第五晶体管的漏极耦接至第七晶体管的源极，第六晶体管的漏极耦接至第八晶体管的源极，所述第七晶体管和第八晶体管的漏极接供电电源；第三延时单元，输入端耦接至所述第五晶体管的漏极和第七晶体管的源极之间的节点，输出端耦接至第八晶体管的栅极；第四延时单元，输入端耦接至所述第六晶体管的漏极和第八晶体管的源极之间的节点，输出端耦接至所述第七晶体管的栅极；其中，第二晶体管的漏极和第四晶体管的源极之间的节点输出第一时钟信号，第五晶体管的漏极和第七晶体管的源极之间的节点输出第二时钟信号，第一晶体管的漏极和第三晶体管的源极之间的节点输出第三时钟信号，第六晶体管的漏极和第八晶体管的源极之间的节点输出第四时钟信号。根据本技术的实施例，第一延时单元、第二延时单元、第三延时单元和第四延时单元的延时时间都是可调的。根据本技术的实施例，第一延时单元、第二延时单元、第三延时单元和第四延时单元的每一个都包括串联连接到第一反相器和第二反相器，以及一端连接到第一反相器和第二反相器之间的节点的电容器，电容器的另一端接地。根据本技术的实施例，所述电容器是可调电容器。根据本技术的实施例，第一延时单元和第二延时单元的延时时间基本上相等，第三延时单元和第四延时单元的延时时间基本上相等。根据本技术的实施例，所述第一沟道类型是N型，第二沟道类型是P型。根据本技术的实施例，第一沟道类型是P型，第二沟道类型是N型。根据本技术的实施例，所述的电路还包括第一缓冲器，输入端耦接至第一晶体管的漏极和第三晶体管的源极之间的节点， 输出端输出缓冲的第三时钟信号，第二缓冲器，输入端耦接至第二晶体管的漏极和第四晶体管的源极之间的节点， 输出端输出缓冲的第一时钟信号，第三缓冲器，输入端耦接至第五晶体管的漏极和第七晶体管的源极之间的节点， 输出端输出缓冲的第二时钟信号，第四缓冲器，输入端耦接至第六晶体管的漏极和第八晶体管的源极之间的节点， 输出端输出缓冲的第四时钟信号。根据本技术的实施例，所述的电路还包括反相器，将所输入的时钟信号转换成反相的时钟信号。根据本技术的另一实施例，一种双相位时钟信号发生电路，包括第一沟道类型的第一晶体管和第二晶体管；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极和第四晶体管的栅极，第二晶体管的漏极耦接至第四晶体管的源极和第三晶体管的栅极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端接收一时钟信号，输出端耦接至第一晶体管的栅极；第二延时单元，输入端接收所述时钟信号的反相时钟信号，输出端耦接至第二晶体管的栅极；其中，第二晶体管的漏极和第四晶体管的源极之间的节点输出第一时钟信号，第一晶体管的漏极和第三晶体管的源极之间的节点输出第三时钟信号。根据本技术的又一实施例，一种双相位时钟信号发生电路，包括第一沟道类型的第一晶体管和第二晶体管，分别接收一时钟信号和所述时钟信号的反相时钟信号；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极，第二晶体管的漏极耦接至第四晶体管的源极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端耦接至所述第一晶体管的漏极和第三晶体管的源极之间的节点，输出端耦接至第四晶体管的栅极；第二延时单元，输入端耦接至所述第二晶体管的漏极和第四晶体管的源极之间的节点，输出端耦接至所述第三晶体管的栅极；其中，第一晶体管的漏极和第三晶体管的源极之间的节点输出第一时钟信号，第二晶体管的漏极和第四晶体管的源极之间的节点输出第二时钟信号。根据实施例的多相位时钟信号发生电路所产生的各相时钟信号之间的相位关系与该电路的集成工艺、工作电压或工作温度相对无关，因此能够保证多相位电荷泵的效率。此外，根据实施例的多相位时钟信号发生电路所产生的各相时钟信号的相位延时是可调的。另外，根据实施例的多相位时钟信号发生电路的功耗低。附图说明通过结合附图对本技术的优选实施例进行详细描述，本技术的上述和其他目的、 特性和优点将会变得更加清楚，其中图1示出了根据本技术的实施例的多相位时钟信号发生器的电路结构示意图；图2示出了根据本技术的实施例的多相位时钟信号发生器中的延时单元的电路结构示意图；图3示出了根据本技术的实施例的多相位时钟信号发生器输出的各相信号的相对时序关系示意图；图4示出了根据本技术的另一实施例的双相位时钟信号发生器的电路结构示意图；图5示出了根据本技术的又一实施例的双相位时钟信号发生器的电路结构示意图；图6示出了根据本技术的再一实施例的四相位时钟信号发生器的电路结构示意图；以及图7示出了根据现有技术的多相时钟发生电路产生的多相时钟之间的关系。 具体实施例方式将在下文中结合附图对本技术的实施例进行详细描述。虽然结合实施例进行阐述，但应理解为这并非意指将本技术限定于这些实施例中。相反，本技术意在涵盖由所附权利要求所界定的本技术精神和范围内所定义的各种可选方案、修改方案和等同方案。此外，为了更好的理解本技术，在下面的描述中，阐述了大量具体的细节，比如具体的电路、器件、连接关系等。然而，本技术的领域的普通技术人员应该理解，没有这些具体的细节，本技术依然可以实施。在其他的一些实施例中，为了便于凸显本技术的主旨，对于熟知的技术未作详细的描述。在下文所述的特定实施例代表本技术的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本技术的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多相位时钟信号发生电路，包括 第一沟道类型的第一晶体管和第二晶体管；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极和第四晶体管的栅极，第二晶体管的漏极耦接至第四晶体管的源极和第三晶体管的栅极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端接收一时钟信号，输出端耦接至第一晶体管的栅极； 第二延时单元，输入端接收所述时钟信号的反相时钟信号，输出端耦接至第二晶体管的栅极；第一沟道类型的第五晶体管和第六晶体管，分别接收所述反相的时钟信号和所述时钟信号；第二沟道类型的第七晶体管和第八晶体管，其中，第五晶体管和第六晶体管的源极接地，第五晶体管的漏极耦接至第七晶体管的源极，第六晶体管的漏极耦接至第八晶体管的源极，所述第七晶体管和第八晶体管的漏极接供电电源；第三延时单元，输入端耦接至所述第五晶体管的漏极和第七晶体管的源极之间的节点，输出端耦接至第八晶体管的栅极；第四延时单元，输入端耦接至所述第六晶体管的漏极和第八晶体管的源极之间的节点，输出端耦接至所述第七晶体管的栅极；其中，第二晶体管的漏极和第四晶体管的源极之间的节点输出第一时钟信号，第五晶体管的漏极和第七晶体管的源极之间的节点输出第二时钟信号，第一晶体管的漏极和第三晶体管的源极之间的节点输出第三时钟信号，第六晶体管的漏极和第八晶体管的源极之间的节点输出第四时钟信号。2.如权利要求1所述的电路，其中第一延时单元、第二延时单元、第三延时单元和第四延时单元的延时时间都是可调的。3.如权利要求1所述的电路，其中第一延时单元、第二延时单元、第三延时单元和第四延时单元的每一个都包括串联连接到第一反相器和第二反相器，以及一端连接到第一反相器和第二反相器之间的节点的电容器，电容器的另一端接地。4.如权利要求3所述的电路，其中所述电容器是可调电容器。5.如权利要求1所述的电路，其中第一延时单元和第二延时单元的延时时间基本上相等，第三延时单元和第四延时单元的延时时间基本上相等。6.如权利要求1所述的电路，其中所述第一沟道类型是N型，第二沟道类型是P型。7.如权利要求1所述的电路，其中第一沟道类型是P型，第二沟道类型是N型。8.如权利要求1所述的电路，还包括第一缓冲器，输入端耦接至第一晶体管的漏极和第三晶体管的源极之间的节点，输出端输出缓冲的第三时钟信号，第二缓冲器，输入端耦接至第二晶体管的漏极和第四晶体管的源极之间的节点，...

【专利技术属性】
技术研发人员：陈巍巍，陈岚，龙爽，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：