制造氮化物半导体晶体层的方法技术

根据一个实施例，公开了一种制造氮化物半导体晶体层的方法。所述方法可包括在硅晶体层上形成具有第一厚度的所述氮化物半导体晶体层。所述硅晶体层被设置在基体上。在形成所述氮化物半导体晶体层之前，所述硅晶体层具有第二厚度。所述第二厚度小于所述第一厚度。所述形成所述氮化物半导体晶体层包括使所述硅晶体层的至少一部分并入到所述氮化物半导体晶体层中以从所述第二厚度减薄所述硅晶体层的厚度。

【技术实现步骤摘要】

本文中描述的实施例一般而言涉及。
技术介绍
化合物半导体被用于各种领域，例如以高频器件为例的高速电子器件、以光发射和光接收器件为例的光学器件等等。高性能器件被实际使用。为了制造高质量器件，通常需要制备高质量衬底晶体。然而，(如果)与具有大直径的硅衬底相比，化合物半导体的晶体衬底具有小的直径。于是，使用这样的衬底制造半导体的方法倾向于具有差的批量生产率。
技术实现思路
一般而言，根据一个实施例，公开了一种。所述方法可包括在硅晶体层上形成具有第一厚度的所述氮化物半导体晶体层。所述硅晶体层被设置在基体(base body)上。在形成所述氮化物半导体晶体层之前，所述硅晶体层具有第二厚度。所述第二厚度小于所述第一厚度。所述形成所述氮化物半导体晶体层包括使所述硅晶体层的至少一部分并入到所述氮化物半导体晶体层中以从所述第二厚度减薄所述硅晶体层的厚度。例如，根据实施例的为这样的，该方法包括在其中硅晶体层被层叠在基体上的结构上层叠所述氮化物半导体晶体层。所述氮化物半导体晶体层具有的厚度大于所述硅晶体层的厚度。所述制造方法通过使所述硅晶体层的一部分或全部并入到所述氮化物半导体晶体层中而减薄所述硅晶体层的厚度。例如，根据实施例的为这样的，该方法包括在被层叠在基体上的中间层上形成的晶体层上形成所述氮化物半导体晶体层。所述制造方法通过使所述晶体层的一部分或全部并入到所述氮化物半导体晶体层中而减薄所述晶体层的厚度。附图说明图1为示例出根据第一实施例的的示意性截面图；图2为示例出根据第一实施例的的流程图3A和;3B为示例出根据第一实施例的的示意性截面图；图4A和4B为示例出根据第一实施例的的示意性截面图；图5A和5B为示例出由根据第一实施例的制成的半导体器件的配置的示意性截面图；图6A和6B为示例出根据第二实施例的的示意性截面图；图7A到7C为示例出根据第二实施例的的示意性截面图；图8A到8D为示例出根据第三实施例的的示意性截面图；图9A和9B为示例出根据第三实施例的的示意性图；图IOA到IOC为示例出根据第三实施例的的示意性截面图；图11为示例出根据第一实施例的的中途的晶体层的状态的电子显微照片；图12为示例出根据第一实施例的的中途的晶体层的状态的电子显微照片；图13为示例出根据第一实施例的的中途的晶体层的状态的图；图14为示例出根据第一实施例的的晶体层的状态的电子显微照片；图15为示例出参考例的的晶体层的状态的电子显微照片；图16A到16D为示出分析结果的图像，该分析结果示例出氮化物半导体晶体层的特性；图17A和17B为示例出根据第一实施例的的晶体层的分析结果的图；以及图18A和18B为示例出参考例的晶体层的分析结果的图。 具体实施例方式下文中将参考附图描述各实施例。第一实施例图1为示例出根据第一实施例的的示意性截面图。图2为示例出根据第一实施例的的流程图。该实施例为一种，其包括制备其中具有50nm或更小的厚度的硅晶体层40被层叠在基体20上的结构，并在该结构上层叠具有大于硅晶体层40的厚度的氮化物半导体晶体层50。在该实施例中，氮化物半导体晶体层50被形成在其中硅晶体层被层叠在基体20 上的结构上(步骤S110)。在该形成氮化物半导体晶体层50之后或在该形成氮化物半导体晶体层50时，通过使硅晶体层40的一部分或全部与氮化物半导体晶体层50反应而减薄硅晶体层40的厚度(步骤S120)。发生镓原子与硅原子的互扩散，并且硅原子被并入到氮化物半导体晶体中。在该实施例中，提供这样的结构，在该结构中，通过硅晶体层40而将氮化物半导体晶体层50层叠在基体20上，该硅晶体层40是超薄的且其晶格沿面内方向延伸。可以在基体20与氮化物半导体晶体层50之间设置具有与III族金属原子(3族金属原子)的低反应性的中间层30。在该实施例中，提供了一种方法，其中，为了实现上述层叠结构，在基体20上设置具有均勻厚度的超薄硅晶体层40，并在该超薄硅晶体层40上层叠具有大于该超薄硅晶体层40的厚度的氮化物半导体晶体层50。具体而言，超薄硅晶体层40的厚度为50nm或更小，更优选为20nm或更小。另一方面，在其中氮化物半导体晶体层被直接外延生长在具有不小于500 μ m且不大于1000 μ m的厚度的硅晶体衬底上的参考例的方法中，随着氮化物半导体晶体层的厚度增加，由氮化物半导体晶体与硅晶体之间的晶格失配导致的应变增加，最终地，通过在氮化物半导体晶体层侧引入位错以弛豫(relax)该应力，发生塑性形变，从而弛豫了积累的应力。结果，在形成于硅晶体衬底上的氮化物半导体晶体层中残留了大量的约IXlO8Ui 错数· m_2)的位错。另一方面，如在该实施例中，当制备超薄硅晶体层40并且在其上生长具有大于超薄硅晶体层40的厚度的氮化物半导体晶体层50时，可以通过将位错40t引入到基材(base material)的超薄硅晶体层40侧来弛豫伴随着氮化物半导体晶体层的生长厚度的应变。具体而言，当基材的硅晶体层40的厚度充分大于外延生长的氮化物半导体晶体层50的厚度时，将难以发生与在基材侧的位错的引入相伴的塑性形变，而当基材的硅晶体层40的膜厚度充分小于氮化物半导体晶体层50的厚度时，与在基材的硅晶体层40侧的位错产生相伴的塑性形变的发生变得容易。在该实施例中，制备这样的结构，在该结构中，具有均勻膜厚度的超薄硅晶体层40 被直接层叠在基体20上或夹着(via)中间层30而被层叠，该中间层30没有继承基体20 的晶体形状(crystal profile)。通过在超薄硅晶体层40上外延生长氮化物半导体晶体层 50，可以在超薄硅晶体层40侧以良好重现性产生与位错40t的引入相伴的塑性形变。另一方面，如果在其上外延生长了氮化物半导体晶体层50的硅晶体层40基材为不均勻的并具有局部厚的部分，则将不可能通过与在基材侧的位错的产生相伴的塑性形变的产生而导致应力弛豫。更确切地，与位错产生相伴的塑性形变将发生在被层叠在顶部上的氮化物半导体晶体层50侧。由此，将不可能充分地降低氮化物半导体晶体层50中的位错密度。在具有与超薄硅晶体层40的晶体形状不同的晶体形状的基体20上形成在该实施例中描述的超薄硅晶体层40。例如，可以给出这样的结构，其中，超薄硅晶体层40被层叠在作为基体20的硅石(silica)玻璃衬底等等上。当使用具有大直径的硅晶体衬底(硅衬底)(例如，被广泛用于制造电子器件的那些硅晶体衬底)作为基体20时，夹着中间层30而在硅晶体衬底上层叠超薄硅晶体层40。具体而言，在一个实例中，使用氧化硅膜(SiO2)作为中间层30。例如，将这样的结构称为“绝缘体上硅”(SOI)结构，在该结构中，夹着SiA层而将薄膜Si晶体层层叠在硅衬底晶体上，并且可以提供具有高工业质量的产品。在许多情况下，在通常被提供用于诸如集成电路等等的电子器件的SOI衬底的 SOI层的厚度约为不小于IOOnm且不大于1 μ m。然而，通过热氧化其表面，以高精确度减薄 SOI层的厚度是容易的。此外，在该实施例中，直接支撑超薄硅晶体层40的基材层不必是硅玻璃或SiO2 层，也不必是非晶层，而可以是晶体层。换言之，硅晶体层40的基材层是与超薄硅晶体层40 不具有共同晶体形状的材料就足够了。然而，如下文中描述的，该基材层被配置本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：杉山直治，盐田伦也，布上真也，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：