半导体存储装置以及将半导体存储装置的字线放电的方法制造方法及图纸

本发明专利技术涉及一种半导体装置、一种半导体存储装置以及一种将多个字线放电的方法。在一个示例性的实施例中，所述半导体装置可以包括多个线，在所述多个线中，选中的线由第一控制电压来驱动，未选中的线由电平比第一控制电压的电平低的第二控制电压来驱动。所述装置还可以包括放电控制单元，所述放电控制单元被配置为在选中的线的放电节点与未选中的线的共用放电节点之间形成放电电流通道，并且在放电节点与共用放电节点之间引起预定的电压差；以及共用放电单元，所述共用放电单被配置为将流经放电电流通道的电流放电。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置及一种半导体存储装置，更具体而言涉及一种放电技术。
技术介绍
图1是示出常见的半导体存储装置的示意性配置的图。图1的半导体存储装置包括存储单元10、第一字线放电单元20和第二字线放电单元30。存储单元10被划分为第一存储串11和第二存储串12。第一存储串11与偶数位线BL_E相连接，第二存储串12与奇数位线BL_0相连接。在每个存储串中，多个存储单元串联地连接。以下将代表性地说明第一存储串11。在第一选择晶体管MNlO与第二选择晶体管MNl 1之间串联地连接有总共64个非易失性存储单元MC0_E至MC63_E。第一选择晶体管MNlO由第一选择信号线DSL的电压电平来控制，第二选择晶体管MNll由第二选择信号线SSL的电压电平来控制。对所述64个非易失性存储单元MC0_E至MC63_E的存取是由相对应的字线Wi)至WL63的电压电平来控制的。所述非易失性存储单元中的每个由包括控制栅极和浮置栅极的晶体管构成。在半导体存储装置的编程操作期间，选自多个局部字线的一个局部字线由字线编程电压VPGM来驱动，而其余的未选中的局部字线由字线传输电压VPASS来驱动，所述字线传输电压VPASS具有比字线编程电压VPGM低的电平。当完成编程操作时，所述多个字线 WLO至札63中全部的字线被放电。为了便于说明，如图1所示，假设在所述多个字线mi)至WL63之中第一字线mi)被选中，并且第一字线mi)借助于字线编程电压VPGM而被充电，其余的未选中的字线WLl至 WL63借助于字线传输电压VPASS而被充电。第一字线放电单元20被配置为响应于第一放电脉冲信号DIS_Em而将选自所述多个字线Wi)至WL63的第一字线mi)的放电节点m放电。相应地，在第一放电脉冲信号 DIS_EN1被激活的时间段期间，第一字线WLO被放电，并且其电压电平降低。第二字线放电单元30被配置为响应于第二放电脉冲信号DIS_EN2而将其余的未选中的字线WLl至WL63的共用放电节点N2放电。相应地，在第二放电脉冲信号DIS_EN2 被激活的时间段期间，其余的未选中的字线WLl至札63被放电，并且其电压电平降低。图2是示出图1所示的半导体存储装置的字线放电操作的图。以下将参照图1和图2来说明具有上述配置的半导体存储装置的主要操作。 如上所述，在编程操作期间，选中的字线WLO借助于字线编程电压VPGM而被充电， 其余的未选中的字线WLl至WL63借助于字线传输电压VPASS而被充电。当全部的字线Wi)至札63的放电操作开始时，选中的字线mi)经由第一字线放电单元20而被放电，其余的未选中的字线WLl至WL63经由第二字线放电单元30而被放电。此时，第一字线放电单元20仅将选中的字线mi)放电，而第二字线放电单元30应将其余的63个字线WLl至札63放电。因此，与第一字线放电单元20相比，第二字线放电单元30需要更多的放电时间。总地来说，第二字线放电单元30必须进行放电的负载的数量越大，第二字线放电单元30将所述负载放电的时间越长。另外，不仅在编程操作期间而且在放电操作期间，选中的字线mi)的电压必须被降低而同时保持比其余的字线WLl至札63的电压高的电平。当存储串所包括的存储单元的数量增加时，第二字线放电单元30应进行放电的负载的数量也增加。因此，如图2所示， 在放电操作期间可能存在其余的字线WLl至WL63的电压VPASS(N2)变得比第一字线Wi) 的电压VPGM(Nl)高的情况。如果发生这样的情况，与字线连接的存储单元的阈值电压的分布可能会改变，由此会使稳定性恶化。
技术实现思路
因此，需要一种改进的半导体装置，其具有可以克服上述问题中的一个或多个的技术。但是要理解的是，本专利技术中的一些方面不一定能克服这些问题中的一个或多个。为了获得有益之处并根据本专利技术的目的，如本文所实施并广义地进行说明的那样，本专利技术的一个方面可以提供一种半导体装置，包括多个线，所述多个线具有选中的线和未选中的线，选中的线由第一控制电压来驱动，未选中的线由第二控制电压来驱动，第二控制电压比第一控制电压低；放电控制单元，所述放电控制单元被配置为在选中的线的放电节点与未选中的线的共用放电节点之间形成放电电流通道，并在放电节点与共用放电节点之间引起预定的电压差；以及共用放电单元，所述共用放电单元被配置为将流经放电电流通道的电流放电。根据另一个示例性的方面，半导体存储装置可以包括多个字线，所述多个字线具有选中的字线和未选中的字线，选中的字线由第一字线控制电压来驱动，未选中的字线由第二字线控制电压来驱动，第二字线控制电压比第一字线控制电压低 ’放电控制单元，所述放电控制单元被配置为在选中的字线的放电节点与未选中的字线的共用放电节点之间形成放电电流通道，并在放电节点与共用放电节点之间引起预定的电压差；以及共用字线放电单元，所述共用字线放电单元被配置为将流经放电电流通道的电流放电。本专利技术的又一个示例性的方面可以提供一种半导体存储装置，包括多个字线，所述多个字线具有选中的字线和未选中的字线，选中的字线由第一字线控制电压来驱动，未选中的字线由第二字线控制电压来驱动，第二字线控制电压比第一字线控制电压低。所述半导体存储装置还可包括放电控制单元，所述放电控制单元被配置为响应于放电控制脉冲信号而在选中的字线的放电节点与未选中的字线的共用放电节点之间形成放电电流通道，所述放电控制单元还被配置为在放电节点与共用放电节点之间引起预定的电压差；第一字线放电单元，所述第一字线放电单元被配置为响应于第一放电脉冲信号而将放电节点放电；第二字线放电单元，所述第二字线放电单元被配置为响应于第二放电脉冲信号而将共用放电节点放电；以及放电控制信号发生单元，所述放电控制信号发生单元被配置为产生放电控制脉冲信号、第二放电脉冲信号和第一放电脉冲信号，其中第一放电脉冲信号在自第二放电脉冲信号和放电控制脉冲信号的激活时刻起的预定时间之后被激活。本专利技术的某些示例性的方面可以提供一种将多个字线放电的方法，在所述多个字线中，至少一字线被选中并由第一字线控制电压来驱动，并且至少一个未选中的字线由电平比第一字线控制电压的电平低的第二字线控制电压来驱动。所述方法可以包括形成放电电流通道，使得在选中的字线的放电节点与未选中的字线的共用放电节点之间引起预定的电压差；在预定的时间上将共用放电节点放电；并且在所述预定的时间上将共用放电节点放电之后将放电节点放电。本专利技术的其它的目的和优点一部分将在以下的描述中阐明，一部分将从描述中显然地得出，或者可以通过对本专利技术的实践而习得。借助于所附权利要求中特别指出的要素和组合可以实现并获得本专利技术的目的和优点。应当理解的是，前述的概括性的描述及以下的详细描述都是示例性的并仅用于解释说明，而并非是对权利要求所限定的本专利技术的限制。附图说明包含于此并构成说明书一部分的附图示出了与本专利技术一致的各个实施例，并且与说明书一起用于解释本专利技术的原理。图1是示出常见的半导体存储装置的示意性配置的图。图2是示出图1所示的半导体存储装置的字线放电操作的图。图3是示出根据本专利技术的一个示例性实施例的半导体存储装置的配置的图。图4是示出图3所示的半导体存储装置的字线放电操作的图。图5是示出根据本专利技术的另一个示例性实本文档来自技高网...

【技术保护点】
１．一种半导体装置，包括：多个线，所述多个线具有选中的线和未选中的线，所述选中的线由第一控制电压来驱动，所述未选中的线由第二控制电压来驱动，所述第二控制电压比所述第一控制电压低；放电控制单元，所述放电控制单元被配置为在所述选中的线的放电节点与所述未选中的线的共用放电节点之间形成放电电流通道，并在所述放电节点与所述共用放电节点之间引起预定的电压差；以及共用放电单元，所述共用放电单元被配置为将流经所述放电电流通道的电流放电。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李在浩，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR