具有静电放电保护装置的半导体结构制造方法及图纸

一种半导体结构，具有一基板（１０２）、一设置在基板（１０２）上的组件层（１０４）、一触点（１０８）、以及一以适当方式设置在基板（１０２）及触点（１０８）之间的ＥＳＤ保护装置（１４４ａ，１４４ｂ），以便在出现ＥＳＤ情况时，会发生一从ＥＳＤ保护装置（１１４ａ，１１４ｂ）到触点（１０８）的击穿现象。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术系一种具有ESD保护装置之半导体结构，尤其是一种具有抗ESD基极--集极二极管(ESD proof base collector diode)的双极晶体管结构。ESD(Electro Static Discharge)是”静电放电”的意思。由于今日制作和使用的电子组件的尺寸愈来愈小，同时积集密度愈来愈大，导致电子组件因静电放电造成受损或功能受到干扰的危险性也不断升高。因此有必要对电子组件采取适当的措施，以防止静电放电造成的损坏或干扰。例如可以将电子组件置于一具有静电放电防护作用的保护区内进行处理。虽然这种方法可以达到保护电子组件的目的，但是这种方法只是防止静电放电的发生，而不是一种使电子组件本身具有保护能力的措施。以高频晶体管为例，由于其电容特别小，因此特别容易因静电放电(ESD)而受损。这种高频晶体管的问题在于一方面要具备良好的高频特性，另一方面又要对静电放电过载具有很强度的耐受力，而这两个目标却是互相矛盾的。以下先依据图式1对一种以现有技术制作的高频晶体管作一说明，同时说明在静电放电过载的情况下会产生的问题。高频晶体管通常是由数并联配置的射极指形触点(emitter-finger)及基极指形触点(base-finger)所构成，其中只要一射极指形触点及至少一基极指形触点即可构成一具有完整功能的晶体管。图式1的晶体管具有一射极指形触点及两个基极指形触点。由于对称性及为了使图面简化的关系，此处只需观察晶体管的一基本单元即已足够。半导体结构包括一以n型材料制成的高掺杂浓度的基板(102)。在基板(102)上成长出一层低掺杂的磊晶层(104)。基板(102)构成一从背面向外被电接触的所谓的”副集极”，而同样也是以n型材料制成的磊晶层(104)则构成主动集极。在附图说明图1的晶体管中，集极穿过基板被向后引出。外集极引线(在图式1中未被绘出)经由半导体晶体管芯片的背面通过金属层被引到前面。这种结构被广泛应用于不连续的高频晶体管，但是在积体晶体管中，集极引线则必须被向上引出。为此故使用一种掺杂型式相反的基板，并产生一与主动集层具有相同掺杂型式的高掺杂浓度层，即所谓的”集极导电层”(buried layer)。这种以集成电路技术制造的”集极导电层”(buried layer)的功能和基板相同。因以下说明的实施方式亦适用于集成电路晶体管(IC transitor)。磊晶层(104)内有一由p型材料构成的基极区(106)。基极区(106)有一条相应的基极引线(108)。基极引线(108)形成于磊晶层(104)内的基极区(106)的两侧。此外，基极区(1060内还有一以n型材料制成的射极区(110)。形成于基极区(106)内的射极区(110)是一完完独立于基极引线(108)之外的区域，也就是说射极区(110)与基极引线(108)有相隔一定的间距。射极区(110)、基极区(106)、以及集极(104)共同构成一n型晶体管。此外，半导体结构(100)还包括基极连接导线(112)。基极连接导线(112)被设置在磊晶层(104)上的一绝缘层(114)与磊晶层(104)绝缘。绝缘层(114)可以是一由场氧化物构成的场氧化层。基极连接导线(112)的一终端与基极引线(108)连接。基极连接导线(112)的其它终端则与第一基极触点(116)及第二个基极触点(118)连接。基极触点(116，118)均设置在一在磊晶层(104)的上方沉积出来的平面化层(120)上。平面化层(120)系以一种绝缘材制成，基极触点(116，118)都是经由导电结构(122)与基极连接导线(112)的终端形成导电连接。此外，半导体结构(100)还包括一与射极区(110)连接的连接的射极引线(124)。从图式1可以看出，射极引线(124)至少有一部分是设置在一绝缘层(126)上。由于绝缘层(126)将基极连接导线(112)覆盖住，因此射极引线(124)与基极连接导线(112)之间是电绝缘的。射极引线(124)经由形成于平面化层(120)内的一导电结构(1300与一射极触点(132)连接。在平面化层(120)上有一将射极触点、基极触点、以及平面化层(120)的露空都覆盖住的表面保护层(134)被沉积出来。连接导线结构的上方有一如图式1以虚线绘出的绝缘层(136)形成于平面化层(120)内。由于图式1的npn型晶体管的半导体结构本身并未采取任何ESD防护措施，因此要防止这种NPN型晶体管受到ESD的损害，唯一的方法就是只能在具有ESD防护作用的环境中使用这种npn型晶体管。尽管已采取所有可能的预防措施，仍然可能出现静电放电的情况，当静电放电在半导体结构上出现时，就会有大量的电流流过受负载的电流路径。发生静电放电时，典型的电流密度可以达到大于104A/cm2的程度。如果ESD负载是经由集极—基极路径及/或集朽—射极路径传递，则在这么大的电流密度下，集极—基极二极管将会被破坏，也就是说集极(104)和基极(106)之间的pn结将会被破坏，同时几乎所有的外电压都会作用在从集极(104)到副集极(102)的结区上。在此情况下，这个电压将会超过构成集极和副极电极的材料的击穿场强，严此在这个位置将会出现雪崩击穿的现象。在此情况下，npn型晶体管的射极(110)会因为被极高的能量击穿而形成许多空穴，同时大量的电子会被吸入副集极(102)。在开放的射极下(这是测试基极—射极路径用的一种标准测试条件)，由于电流必须继续流入基极触点(108)，因此会在射极(110)和基极(106)之间的结区造成二次雪崩击穿，这个二次雪崩击穿通常会导致电子组件被破坏。图1中的箭头(138)及箭头(140)显示在发生静电放电的情况下，在晶体管内形成的电流路径。图2显示通过图式1的半导体结构的一射极指形触点中心到一基极指形触点的中心的一断面的仿真放大图。图式2显示出在ESD情况下，这个断面上各区域的空穴—电流密度。由于在副集极(102)内电流是由电子所承载，因此副集极(102)内的电流—空穴密度大约是10-4A/cm2。在磊晶层(104)内，空穴—电流密度逐步从磊晶层(104)与副集极(102)的交界面的10-4A/cm2上升到绝缘层(114)下方区域、基极引线(108)区域、以及射极(110)下方区域的104A/cm2。从绝缘层(114)下方区域、基极引线(108)区域、以及射极(110)下方区域一直到区域(142)的整个范围都属于高空穴—电流密度的范围，在这个范围内空穴--电流密度逐步从最大值(约为104A/cm2)降低到最低值(约为大102A/cm2)。空穴—电流密度从最大值区域逐步下降到最低值区域(集极和副集集的交界面)的变化过程是从104A/cm2、102A/cm2、100A/cm-2、10-4A/cm2。一大部分的空穴会扩散到射极，并在射极内与电子复合，然后在发生二次击穿后从侧面经由基极触点向外流出。从图2可以清楚的看出发生ESD情况时会出现的问题射极(110)下方区域的高电流密度使射极(110)承受极大的负载，最后导致射极(110)和基极(106)之间的pn结发生雪崩击穿，使电子组件被破坏。以现有技术设计之半导体结构的缺点是没有任何一种方法可以改善此种半导体结构本文档来自技高网...

【技术保护点】
一种半导体结构，具有一基板（１０２）、一设置在基板（１０２）上的组件层（１０４）、一触点（１０８）、以及一设置在基板（１０２）及触点（１０８）之间的ＥＳＤ保护装置（１４４ａ，１４４ｂ），以便在出现ＥＳＤ情况时，会发生一从ＥＳＤ保护装置（１１４ａ，１１４ｂ）到触点（１０８）的击穿现象。

【技术特征摘要】
DE 2001-5-31 10126628.61.一种半导体结构，具有一基板(102)、一设置在基板(102)上的组件层(104)、一触点(108)、以及一设置在基板(102)及触点(108)之间的ESD保护装置(144a，144b)，以便在出现ESD情况时，会发生一从ESD保护装置(114a，114b)到触点(108)的击穿现象。2.如申请专利范围第1项的半导体结构，其特征为ESD保护装置(114a，114b)是由一由与制作基板(102)的半导体材料不同的半导体材料形成的区域所构成，或是由一高掺杂区域所构成。3.如权利要求1或2的半导体结构，其特征为基板(102)是由一副集极构成；组件层(104)是由一集极、一基极(1060、以及一射极(110)构成，且触点(108)是基极(106)的一端点触点；位于副集极和集极之间的ESD保护装置(114a，114b)系设置在一与射极(110)相对而立的区域之外。4.如权利要求3的半导体结构，其特征为ESD保护装置(114a，114b)系设置在一与由基极(106)和基极(106)的端点触点(108)决定的区域相对而立的区域之外。5.如权利...

【专利技术属性】
技术研发人员：K迪芬贝克，K格兰恩特，J胡伯，U克鲁贝恩，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]