【技术实现步骤摘要】
本专利技术是有关于一种保护电路,且特别是有关于一种静电放电的保护电路。
技术介绍
现今的集成电路因为制程与技术的创新,使得运作时所需的电压越来越低,也因此更加的省电。但由于供给集成电路的电压并非理想的固定标准值,偶尔会突然有不正常并且电压值过大的静电电压杂讯产生,若不防制此现象,杂讯过大导致运作中的集成电路烧毁的比比皆是。因此,必须要防制突如其来的静电电压杂讯使其不对内部的集成电路造成伤害,就是保护电路的职责。请参阅图1所示,所示为静电放电的保护电路架构的方块图。如图1所示,此静电放电的保护电路架构具有两个静电放电保护箝位电路130与135、静电放电保护电路140以及145。其中,所要保护的电路即为集成电路105、集成电路110、以及位于集成电路105与集成电路110中间作为数据传递的界面电路120。而静电放电保护电路140与静电放电保护电路145是为相同作用的电路。集成电路105连接至第一电压源Vdd1以及第一接地端GND1,集成电路110连接至第二电压源Vdd2以及第二接地端GND2,而界面电路120与第一电压源Vdd1、第一接地端GND1、第二电压源Vdd2、以及第二接地端GND2均有电性相连。因此,若第一电压源Vdd1发生静电电压杂讯时,静电放电箝位电路130以及静电放电连结电路140理论上会立即导通,让静电电压杂讯所产生的杂讯电流经由静电放电箝位电路130与静电放电连结电路140而流向GND1以及Vdd2,并不让杂讯电流流过集成电路105与界面电路120导致烧毁。相反地,若第二电压源Vdd2发生静电电压杂讯时,静电放电箝位电路135以及静电放 ...
【技术保护点】
一种静电放电保护电路,适用于具有一第一电压源与一第二电压源的一集成电路中,其特征在于其包括:一第一半导体硅控整流器,该第一半导体硅控整流器包括一第一金属氧化物半导体电晶体,其中该第一半导体硅控整流器的阴极与该第一电压源相接,该第一半 导体硅控整流器的阳极与该第二电压源相接;一第二半导体硅控整流器,该第二半导体硅控整流器包括一第二金属氧化物半导体电晶体,其中该第二半导体硅控整流器的阳极与该第一电压源相接,该第二半导体硅控整流器的阴极与该第二电压源相接,其中该第一与 该第二金属氧化物半导体电晶体的闸极同时连接到该第一电压源与该第二电压源的其中之一;以及一寄生二极管,其中该寄生二极管的阴极与该第一电压源相接,该寄生二极管的阳极与该第二电压源相接。
【技术特征摘要】
1.一种静电放电保护电路,适用于具有一第一电压源与一第二电压源的一集成电路中,其特征在于其包括一第一半导体硅控整流器,该第一半导体硅控整流器包括一第一金属氧化物半导体电晶体,其中该第一半导体硅控整流器的阴极与该第一电压源相接,该第一半导体硅控整流器的阳极与该第二电压源相接;一第二半导体硅控整流器,该第二半导体硅控整流器包括一第二金属氧化物半导体电晶体,其中该第二半导体硅控整流器的阳极与该第一电压源相接,该第二半导体硅控整流器的阴极与该第二电压源相接,其中该第一与该第二金属氧化物半导体电晶体的闸极同时连接到该第一电压源与该第二电压源的其中之一;以及一寄生二极管,其中该寄生二极管的阴极与该第一电压源相接,该寄生二极管的阳极与该第二电压源相接。2.根据权利要求1所述的静电放电的保护电路,其特征在于其中所述的第一与第二电压源为系统的相对高的电压源,且该第一与该第二金属氧化物半导体电晶体为P型并且闸极连接到该第一电压源。3.根据权利要求1所述的静电放电的保护电路,其特征在于其中所述的第一与第二电压源为系统的相对低的电压源,且该第一与该第二金属氧化物半导体电晶体为N型并且闸极连接到该第二电压源。4.根据权利要求2所述的静电放电的保护电路,其特征在于其更包括一信号延迟单元,电性耦接至该第一电压源与P型的该第二金属氧化物半导体电晶体的闸极之间。5.根据权利要求3所述的静电放电的保护电路,其特征在于其更包括一信号延迟单元,电性耦接至该第二电压源与N型的该第二金属氧化物半导体电晶体的闸极之间。6.根据权利要求4或5所述的静电放电的保护电路,其特征在于其中所述的信号延迟单元是为电阻组成的电路。7.根据权利要求4或5所述的静电放电的保护电路,其特征在于其中所述的信号延迟单元是为电阻与电容组成的电路。8.根据权利要求4或5所述的静电放电的保护电路,其特征在于其中所述的信号延迟单元是为一传输闸。9.一种静电放电保护电路,适用于具有一第一电压源与一第二电压源的一集成电路中,包括一第一半导体硅控整流器,该第一半导体硅控整流器包括一第一金属氧化物半导体电晶体,其中该第一半导体硅控整流器的阴极与该第一电压源相接,该第一半导体硅控整流器的阳极与该第二电压源相接;一第二半导体硅控整流器,该第二半导体硅控整流器包括一第二金属氧化物半导体电晶体,其中该第二半导体硅控整流器的阳极与该第一电压源相接,该第二半导体硅控整流器的阴极与该第二电压源相接,其中该第一与该第二金属氧化物半导体电晶体的闸极,经由一信号延迟单元连接到该第一电压源与该第二电压源的其中之一;以及一寄生二极管,其中该寄生二极管的阴极与该第一电压源相接,该寄生二极管的阳极与该第二电压源相接。10.根据权利要求9所述的静电放电的保护电路,其特征在于其中所述的第一与第二电压源为系统的相对高的电压源,且该第一与该第二金属氧化物半导体电晶体为P型并且闸极经由该信号延迟单元连接到该第一电压源。11.根据权利要求9所述的静电放电的保护电路,其特征在于其中所述的第一与第二电压源为系统的相对低的电压源,且该第一与该第二金属氧化物半导体电晶体为N型并且闸极经由该信号延迟单元连接到该第二电压源。12.根据权利要求9所述的静电放电的保护电路,其特征在于其中所述的信号延迟单元是为电阻组成的电路。13.根据权利要求9所述的静电放电的保护电路,其特征在于其中所述的信号延迟单元是为电阻与电容组成的电路。14.根据权利要求9所述的静电放电的保护电路,其特征在于其中所述的信号延迟单元是为一传输闸。15.一种具有静电放电保护电路的半导体电路,包括一第一集成电路,电性耦接于一第一高电压源与一第一低电压源;一第二集成电路,电性耦接于一第二高电压源与一第二低电压源;一第一静电放电保护电路,耦接于该第一与该第二高电压源之间,更包括一P型第一半导体硅控整流器,包括一P型第一金属氧化物半导体电晶体,其中该P型第一半导体硅控整流器的阴极与该第一高电压源相接,该P型第一半导体硅控整流器的阳极与该第二高电压源相接,一P型第二半导体硅控整流器,包括一P型第二金属氧化物半导体电晶体,其中该P型第二半导体硅控整流器的阳极与该第一高电压源相接,该P型第二半导体硅控整流器的阴极与该第二高电压源相接,其中该P型第一与该P型第二金属氧化物半导体电晶体的闸极连接到该第一高电压源,及一寄生二极管,其中该寄生二极管的阴极与该第一高电压源相接,该寄生二极管的阳极与该第二高电压源相接;以及一第二静电放电保护电路,耦接于该第一与该第二低电压源之间,更包括一N型第一半导体硅控整流器,包括一N型第一金属氧化物半导体电晶体,其中该N型第一半导体硅控整流器的阴极与该第一低电压源相接,该N型第一半导体硅控整流器的阳极与该第二低电压源相接,一N型第二半导体硅控整流器,包括一N型第二金属氧化物半导体电晶体,其中该N型第二半导体硅控整流器的阳极与该第一低电压源相接,该N型第二半导体硅控整流器的阴极与该第二低电压源相接,其中该N型第一与该N型第二金属氧化物半导体电晶体的闸极连接到该第二低电压源,及一寄生二极管,其中该寄生二极管的阴极与该第一低电压源相接,该寄生二极管的阳极与该第二低电压源相接。16.根据权利要求15所述的具有静电放电保护电路的半导体电路,其特征在于其更包括一第一信号延迟单元,电性耦接至该第一高电压源与之该P型第二金属氧化物半导体电晶体的闸极之间。17.根据权利要求15所述的具有静电放电保护电路的半导体电路,其特征在于其更包括一第二信号延迟单元,电性耦接至该第二低电压源与该N型第二金属氧化物半导体电晶体的闸极之间。18.根据权利要求16或17所述的具有静电放电保护电路的半导体电路,其特征在于其中所述的信号延迟单元是为电阻组成的电路。19.根据权利要求16或17所述的具有静电放电保护电路的半导体电路,其特征在于其中所述的信号延迟单元是为电阻与电容组成的电路。20.根据权利要求16或17所述的具有静电放电保护电路的半导体电路,其特征在于其中所述的信号延迟单元是为一传输闸。21.根据权利要求15所述的具有静电放电保护电路的半导体电路,其特征在于其更包括一第一静电放电箝位电路,电性耦接于该第一高电压源与该第一低电压源之间;以及一第二静电放电箝位电路,电性耦接于该第二高电压源与该第二低电压源之间。22.根据权利要求1...
【专利技术属性】
技术研发人员:赖纯祥,叶彦宏,吕佳伶,
申请(专利权)人:旺宏电子股份有限公司,
类型:发明
国别省市:71[中国|台湾]
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