半导体装置及其制造方法以及静电放电保护电路制造方法及图纸

本发明专利技术揭示一种半导体装置，包括一电阻器，形成于一半导体层中，例如一位于绝缘层上有硅层（ＳＯＩ）基底上方的硅层；一本体区，形成于一部分的半导体层中并掺杂有一第一导电性（例如ｎ型或ｐ型）；一第一接触区，形成于半导体层并邻近本体区，其亦掺杂有一第一导电性；一第二接触区，形成于半导体层中并藉由本体区隔开第一接触区；一介电层，位于本体区上方，其由介电常数大于８的材料所形成；一电极，位于介电层上方。

【技术实现步骤摘要】

本专利技术是有关于一种半导体装置，特别是有关于一种减少漏电流的电阻器。
技术介绍
电阻器是普遍使用于半导体集成电路。举例而言，如混合式模拟及数字电路。同样地，电阻器亦使用于输入及输出电路，如输入及输出电阻器。在形成于绝缘层上有硅层的基底的集成电路中，一电阻器可形成于一部分的单晶硅层。相较于传统复晶硅电阻器结构，此单晶硅层具有高稳定性及低噪声。电阻器亦需具有低的寄生电容。由于完全的介电隔离及绝缘基底，形成于绝缘层上有硅层的基底的电阻器具有极低的寄生电容。在形成于绝缘层上有硅层的基底的电阻器中，电阻器本体通常形成于一氧化硅层下方，该氧化硅层位于一复晶硅层下方。复晶硅层通常连接至电阻器的一或二接头。随着互补式金氧半导体(CMOS)技术的提升，氧化硅层的厚度日益缩小。当氧化硅层的厚度缩小时，复晶硅层与电阻器本提之间的漏电流增加。此增加的漏电流造成了噪声的增加。另外，电阻器有时会作为部分的输入保护电路以提供电路对抗静电放电(ESD)。在此情形中，电阻器是用以减弱ESD电压并吸收ESD能量。应用于ESD的电阻器，其两端点有可能出现几千伏特的大电压。由于复晶硅层及电阻本体是连接至电阻的两端接头，所以复晶硅层与电阻器本体之间的氧化硅层有可能发生崩溃。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种可减少漏电流及噪声的半导体装置及其制造方法。根据上述的目的，本专利技术提供一种半导体装置。一电阻器，形成于一半导体层，例如是绝缘层上有硅层(SOI)的基底上方的一硅层；一本体区，形成于一部分的半导体层并掺杂有一第一导电性；一第一接触区，形成于半导体层并邻近本体区，其掺杂有该第一导电性。一第二接触区，同样形成于半导体层并藉由本体区而与第一接触区相隔，第二接触区掺杂有该第一导电性；一介电层，位于本体区上方并由介电常数大于8的材料所构成；以及一电极，位于介电层上方。又根据上述的目的，本专利技术提供一种半导体装置。一绝缘层上有硅层的电阻器，包含一硅层及位于其上方的一绝缘层；一本体区，形成于一部分的硅层中且一介电层位于本体区上方，较佳地，此介电层硅一高介电常数层；一上电极，位于介电层上方；以及一对掺杂区相对地形成于硅层中并相邻于本体区，该对掺杂区与该本体区掺杂相同的导电性。又根据上述的目的，本专利技术提供一种半导体装置。一绝缘层上有硅层的装置，其包含一基底及位于其上方的绝缘层；一有源区，形成于位于绝缘层上方的硅层中；一本体区，形成于一部分的硅层中，其具有一第一导电性；一界面层，例如SiO2或SiON，位于本体区上方并邻近该本体区；一高介电常数层，例如介电常数大于8的材料层，位于界面层上方；一上电极，位于高介电常数层上方；以及一对掺杂区，相对地形成于有源区内并相邻于本体区，其具有第一导电性。本专利技术的半导体装置可藉由提供一绝缘层上有硅层的基底而形成之，其包含位于一绝缘层上的一硅层；一具有第一导电性的电阻本体，形成于一部分的硅层中，例如对该层进行掺杂；一介电层，例如介电常数大于8的介电层，位于本体区上方；一上电极，形成于介电层上；以及一对掺杂区，彼此相对且相邻于本体区。附图说明图1是绘示出根据本专利技术第一实施例的绝缘层上有硅层的电阻器；图2是绘示出根据本专利技术第二实施例的绝缘层上有硅层的电阻器；图3a是绘示出根据本专利技术实施例的电阻器俯视图；图3b及图3c硅绘示出图3a中电阻器的剖面示意图；图4是绘示出形成于相同芯片上的绝缘层上有硅层的晶体管以及电阻器；图5a到图5f是绘示出制作一装置的流程剖面示意图；图6是绘示出包含本专利技术电阻器的电路；及图7是绘示出如本专利技术电阻器般制作于相同芯片的二极管。符号说明100、100’～电阻器；102～基底；104～埋入绝缘层；106～半导体层；106a、106c～有源区；108～电阻本体；110、112、178、180～掺杂区；114～上电极；116～介电层；118～第一接头；120～第二接头；122～第一电流路径；124～第二电流路径；126～高介电常数层；130～隔离区；132、192～间隙壁；140～主动装置；142～源极区；144～漏极区；146～栅极介电层；148、184～栅极电极；150～有源区掩膜；152～沟槽；154～接触窗蚀刻终止层；156～内层介电层；158～接触插塞；160～硅部；162～硅化部；166～输入/输出接垫；168、170～电路部；172～第一二极管串行；174～第二二极管串行；176～二极管；188、190～掺杂部；194～导电区。具体实施例方式为让本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下以下说明本专利技术实施例的可减少漏电流的电阻器。上述电阻器可形成于一绝缘层上有半导体(semiconductor-on-insulator，SOI)的基底。在本实施例中，绝缘层上有半导体的基底较佳为一绝缘层上有硅层的基底，其包含一氧化硅层及一硅层层依序位于一基底上。绝缘层上有硅层的基底中的硅层可为一松弛硅层或是一应变硅层。请参照图1，其绘示出一较佳实施例的电阻器100剖面示意图。在本实施例中，此装置是形成于一绝缘层上有硅层的基底，其包含一基底102，一埋入绝缘层104，及一半导体层106。电阻器100具有一本体区108或电阻本体，形成于一部分的硅层106中。一对掺杂区110及112系相对地形成于电阻本体108内并相邻于电阻本体108。此处，可硅化上述掺杂区以形成低电阻区(未绘示)。另外，为了防止电阻器的本体区硅化，一迭层是形成于电阻本体108上，其包含一介电层116及位于上方的上电极114(通常为复晶硅)，如图1所示。可藉由形成于集成电路其它部分的晶体管中的介电层来形成介电层116。因此，介电层116的厚度是随着技术的日益提升而有缩小厚度的趋势。如图1所示，掺杂区110及112电性连接于集成电路的其它部分。举例而言，电阻器100的一第一接头118可连接至接地电位(标示GND)，而一第二接头120可连接至一具有电位V的电路节点。电位V可高于接地电位。如此一来，电流沿着一电流路径122通过电阻器。电阻本体108是提供电阻器两端接头118及120之间的电阻。一第二电流路径亦存在于电阻器两端接头118及120之间，如图1中标示124之处。第二电流路径124是与电流路径122并联而对电阻器100有不利的影响。随着介电层116厚度缩小，沿着第二电流路径124的电流会增加。这是因为当介电层的厚度小时，介电层116中会发生电荷载子的量子力学穿隧效应。根据本专利技术的实施例，使用高介电常数(high k)的材料作为介电层116，在维持相同的电容特性下可增加介电层的厚度。如此一来，可明显地抑制流经第二电流路径124的电流。因此，在本专利技术实施例中，位于电阻本体108上方的介电层116包括一高介电常数(high k)介电层。使用高介电常数层，介电层116的厚度可明显大于利用氧化硅作为介电层。高介电常数层其介电常数大于8，较佳的介电常数大于10，而更佳的介电常数大于20。高介电常数层116包括择自由氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氮氧化锆(ZrON)、硅酸锆(ZrSiSO4)、氧化钇(Y2O3)、氧化镧本文档来自技高网...

【技术保护点】
一种半导体装置，包括：一半导体层；一本体区，形成于一部分的该半导体层中，该本体区掺杂有一第一导电性且具有一第一电阻率；一第一接触区，形成于该半导体层中且邻近于该本体区，该第一接触区掺杂有该第一导电性；一第二接 触区，形成于该半导体层中且藉由该本体区而与该第一接触区相隔，该第二接触区掺杂有该第一导电性；一介电层，位于该本体区上方，该介电层包括具有一介电常数大于８的材料；以及一电极，位于该介电层上方。

【技术特征摘要】
US 2003-8-18 60/496,310;US 2003-9-22 10/667,8711.一种半导体装置，包括一半导体层；一本体区，形成于一部分的该半导体层中，该本体区掺杂有一第一导电性且具有一第一电阻率；一第一接触区，形成于该半导体层中且邻近于该本体区，该第一接触区掺杂有该第一导电性；一第二接触区，形成于该半导体层中且藉由该本体区而与该第一接触区相隔，该第二接触区掺杂有该第一导电性；一介电层，位于该本体区上方，该介电层包括具有一介电常数大于8的材料；以及一电极，位于该介电层上方。2.根据权利要求1所述的半导体装置，其中该介电层的实际厚度大于5埃。3.根据权利要求1所述的半导体装置，更包括一绝缘层，位于该半导体层下方。4.根据权利要求1所述的半导体装置，其中该电极的宽度大于0.1微米，且该电极的长度大于1微米。5.根据权利要求1所述的半导体装置，更包括多个间隙壁，形成在该电极侧边；以及一蚀刻终止层，位于该电极及所述多个间隙壁上方。6.一种半导体装置，包括一上方具有一绝缘层的硅层；一本体区，形成于一部分的该硅层中；一介电层，位于该本体区上方，该介电层包括一高介电常数层；一上电极，位于该介电层上方；以及一对掺杂区，形成于该硅层中，相对设置并与该本体区相邻，该对掺杂区掺杂有相同于该本体区的导电性。7.根据权利要求6所述的半导体装置，其中该高介电常数层的介电常数大于8。8.根据权利要求6所述的半导体装置，其中该介电层的实际厚度大于5埃。9.根据权利要求6所述的半导体装置，其中该电极的宽度大于0.1微米，且该电极的长度大于1微米。10.根据权利要求6所述的半导体装置，更包括多个间隙壁，形成在该电极侧边；以及一蚀刻终止层，位于该电极及所述多个间隙壁上方。11.根据权利要求6所述的半导体装置，更包括一浅沟槽隔离区，其与该硅层相邻。12.一种半导体装置的形成方法，包括下列步骤提供一绝缘层上有硅层的基底，其包含覆盖于一绝缘层上的一硅层；在一部分的该硅层中形成一具有第一导电性的电阻本体；在该本体区上方形成一介电层，该介电层包括一介电常数大于8的材料；在该介电层上形成一上电极；以及形成一对具有该第一导电性的掺杂区，其彼此相对且相邻于该本体区。13.根据权利要求12所述的半导体装置的形成方法，其中形成该电阻本体包括下列步骤形成一有源区；在该有源区周围形成一隔离区；以及对该有源区进行掺杂。14.根据权利要求12所述的半导体装置的形成方法，其中形成该介电层包括下列步骤形成一界面氧化层；以及形成一高介电常数的介电层。15.根据权利要求12所述的半导体装置的形成方法，其中形成该对掺杂区更包括下列步骤对未被该上电极覆盖的部分的该硅层进行掺杂；在该上电极的侧壁形成多个间隙壁；以...

【专利技术属性】
技术研发人员：杨育佳，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]