一种多通道共享数据缓存区的NAND flash控制器电路制造技术

本发明专利技术提供一种多通道共享数据缓存区的NAND?flash控制器电路，包含主控制器、共享数据缓存区单元和NAND?flash接口控制逻辑单元。其中共享数据缓存区单元由数据缓存区、数据缓存区地址列表以及数据缓存区地址FIFO构成。数据缓存区、数据缓存区地址列表和数据缓存区地址FIFO可采用寄存器(flip-flop)、锁存器(latch)、SRAM、或者芯片外SDRAM、DDRSDRAM实现。采用上述共享数据缓存区可减小多通道NAND?flash控制器的数据缓存区容量，能够有效降低控制器芯片设计面积，且保证数据传输的时间，满足应用需求。

【技术实现步骤摘要】

本专利技术涉及一种大容量NANDA flash控制器电路，尤其涉及一种多通道共享数据 缓存区的NAND flash控制器电路。
技术介绍
NAND flash在近几年里得到了突飞猛进的发展，由1位/单元的SLC单层式储存 (Single Level Cell)技术发展到了 2位/单元甚至3位/单元的MLC多层式储存(Multi Level Cell)技术，同时NAND flash的生产工艺也不断进步。随着技术的发展NAND flash 容量不断增大，单位容量的成本也大幅降低。NAND flash相对于磁存储介质有省电、寻道 时间短等优点，因此被当作替代现有磁存储介质的最佳选择。NAND flash目前主要应用于 U盘、MP3、MP4、数码相机等领域，这类应用需要的数据传输带宽都不是很大，单通道NAND flash控制器的数据传输带宽就能满足应用需求。但当NANDflash应用于固态存储盘(SSD， Solid State Drive)以替代传统硬盘的时候，单通道NAND flash控制器的数据传输带宽就 满足不了需求。现有的SSD解决方案都采用增加NAND flash控制器的通道数来增加SSD 的数据传输带宽。图1是一个四通道NAND flash控制器的示意图。它由主控器(100)、四个数据缓存 区(110-113)和四个通道的NAND flash接口控制逻辑(120-123)组成。四个NAND flash 存储器组(130-13 连接在这个NAND flash控制器上。在数据传输的过程中，主控制器依次将数据写入个通道的NAND flash存储器或依 次将数据从各通道读出。各通道同时将数据并行写入flash或者并行将数据从NAND flash 存储器读出。主控制器和数据缓存区间的带宽为单通道且为数据缓存区和NAND flash接 口控制逻辑间带宽的4倍。此种控制器芯片的面积较大。
技术实现思路
本专利技术目的提供一种多通道共享数据缓存区的NAND flash控制器电路，该电路采 用共享数据缓存区以减小多通道NAND flash控制器的数据缓存区的容量，能够有效降低控 制器芯片设计面积，且保证数据传输的时间。本专利技术涉及一种多通道共享数据缓存区的NAND flash控制器电路，包含主控制 器、共享数据缓存区单元和NAND flash接口控制逻辑单元。其中，共享数据缓存区单元由 数据缓存区、数据缓存区地址列表以及数据缓存区地址FIFO构成。主控制器，用于控制命令发送及数据传输；数据缓存区，用于缓存主控制器和NAND flash之间传输的数据；数据缓存区地址列表，用于存放数据缓冲区的可用地址；数据缓存区地址FIFO，每通道1个，用于记录已存入数据缓存区的数据的地址；NAND flash接口控制逻辑单元，每通道1个，用于控制NAND flash控制器与NAND flash之间的接口。数据缓存区、数据缓存区地址列表和数据缓存区地址FIFO可采用寄存器 (flip-flop)、锁存器(latch)、SRAM、或者芯片外 SDRAM、DDR SDRAM 实现。采用共享数据缓存区，数据在每次写入缓存区时都需分配一个地址，因此需要一 个数据缓存区地址列表，地址列表中存放数据缓存区的地址。当数据写入数据缓存区后，数 据缓存区地址需记录在一个先入先出缓存区(FIFO)中，当数据从缓存区读出时，先从这个 先入先出缓存区(FIFO)中获取读地址，然后将数据从缓存区读出。数据缓存区地址列表采用先进先出(FIFO)结构，其初始状态为“满”，地址列表的 读指针和写指针均放在表首位置。向缓存区写入数据时，从地址列表中读取一个地址，地址列表的读指针加一；当数 据写入缓存区后，该地址需写入某通道的地址FIFO，该地址FIFO的写指针加一。从缓存区读出数据时，需先从某通道的地址FIFO中读出一个地址，该地址FIFO 的读指针加一；当数据从缓存区中读出后，该地址写回到地址列表中，地址列表的写指针加ο地址列表为空时，表示数据缓存区已满，停止向缓存区写入数据。共享数据缓存区时，多个NAND flash接口控制逻辑可同时对数据缓存区进行读 写。此时需对数据缓存区的带宽进行分时复用，即不同通道可以在一个周期内的不同时间 段将数据写入缓存区或者读出缓存区。数据写入NAND flash时，主控制器将数据写入缓存区。数据写入后，某通道的地 址FIFO变为“非空”，该通道从其地址FIFO中取出地址，按该地址从缓存区取出数据并将其 写入 NAND flash。数据从NAND flash读出时，通道的接口控制逻辑把数据从NAND flash中读出，按 从地址列表取出的地址写入缓存区。数据写入后，该通道的地址FIFO变为“非空”，主控制 器从该地址FIFO中取出地址，按该地址从缓存区读出数据。附图说明图1独享数据缓存区的多通道NAND flash控制器；图2共享数据缓存区的多通道NAND flash控制器；图3a数据缓存区地址列表；图3b数据缓存区地址FIFO ；图4四通道NAND flash控制器写NAND flash示意图；图5四通道同时写数据缓存区示意图；图6四通道同时读数据缓存区示意具体实施方案根据本专利技术提供的解决方案，结合各附图选取最佳实施例对
技术实现思路
的实施进行 描述(1)独享数据缓存区时单通道缓存区的大小当各通道独享数据缓存区时，每个通道数据缓存区的大小由数据在NAND flash上 的存储策略决定。数据在NAND flash上的存储策略是指系统如何将逻辑地址连续的数据分配到不同的NAND flash上，数据可以以块(block)、页(page)、扇区(sector)或其它大小 为单元而存在不同的NANDflash上。每个通道数据缓存区的大小通常为数据单元的大小。 在本专利技术的实施例中，数据单元为扇区大小为512字节。(2)共享数据缓存区、数据缓存区地址列表、缓存区地址FIFO的大小如附图4中所示，为四通道共享缓存区的NAND flash控制器在进行写操作时主控 制器和各通道NAND flash接口控制逻辑的操作情况。tP为单通道连续传输一页(page) 数据时需要的时间。当主控制器将通道0到通道3的数据依次写入数据缓存区后，通道0 到通道3先后开始将数据从数据缓存区读出并写入NAND flash。在通道3开始传输数据 以前，数据缓存区的内数据不断增多。在通道3开始传输数据后，四个通道同时从数据缓 存区读取数据，数据缓存区的数据量达到动态平衡。因此在通道3开始传输数据的时刻 (0. 75tP)，数据缓存区内的数据量达到最多，这时的数据量即为数据缓存区的大小。如果设通道数为N，则数据缓存区的大小为数据单元大小十NX M (Μ为一次从数据缓数据缓存区大小存区申请的数据空间的大小)，地址列表的深度为=^^ M地址FIFO的深度数据单元大小% - μ - M不能太大，也不能太小。M太大，数据缓存区会太大。M太小，则地ο址列表和地址FIFO太大。在具体选择时，需权衡数据缓存区、缓存区地址列表及缓存区地 址FIFO的大小。本专利技术所举实施例中，M为32字节，数据缓存区大小为896字节，地址列 表深度为观，地址FIFO深度为16。(3)数据缓存区、地址列表、地址FIF本文档来自技高网...

【技术保护点】
一种多通道共享数据缓存区的ＮＡＮＤｆｌａｓｈ控制器电路，包含主控制器、共享数据缓存区单元及ＮＡＮＤｆｌａｓｈ接口控制逻辑单元，其特征在于所述共享数据缓存区单元由数据缓存区、数据缓存区地址列表以及数据缓存区地址ＦＩＦＯ构成。

【技术特征摘要】

【专利技术属性】
技术研发人员：迟志刚，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：31