一种采用分级位线和两级灵敏放大器的SRAM电路装置，划分为子阵列，每一个子阵列再采用分割位线级数，对应每根局部位线挂载有SRAM单元；第一级灵敏放大器采用锁存型结构，交叉耦合的反相器两个输入输出节点分别通过一个PMOS管驱动全局位线，这样局部位线放大后的信号无需缓冲，直接驱动全局位线，相比现有方案可以提升速度；第二级灵敏放大器采用一对互补的差分放大器，在第一级灵敏放大器打开之前开始工作，响应全局位线的变化，将全局位线上的差分数据放大至全摆幅并输出；本发明专利技术采用互补结构有利于数据的锁存和最终驱动输出，相比现有结构，采用分级位线和两级放大机制的电路访问延时减小了15％，有效提高了SRAM的速度。
【技术实现步骤摘要】
本专利技术属于半导体集成电路装置
，具体涉及一种采用分级位线和两级灵敏放大器的SRAM电路装置。
技术介绍
静态随机访问存储器SRAM在半导体存储器中具有很高的速度和较小的功耗，广泛应用于SoC系统中。由于其访问速度较快的特点，SRAM经常应用于与CPU直接通信的高速Cache中。目前对于大容量的SRAM而言，设计者提高访问速度的设计方案主要是减小关键路径中位线放电的时间。位线放电时间与单独一根位线的电容密切相关，而位线电容正比于所挂载的六管单元数目。目前普遍采用划分更小的子阵列和分割位线技术来降低单根位线上的负载电容。 子阵列划分的越小(主要是针对阵列高度)，单根位线上负载的单元数目就会越少，从而位线负载电容也会越小。但是这样做同时也会增多阵列数目，导致译码和控制电路复杂，可能造成关键路径延长和功耗增大。分割位线技术是目前普遍采用的一种SRAM设计方案，将阵列分为上下两块，中间放置列选和灵敏放大器电路。利用块选控制信号决定上阵列或下阵列连接到灵敏放大器。如此每根位线的负载变为原来的1/2，同时灵敏放大器电路可以复用。现有SRAM结构采用了单级灵敏放大机制和分割位线技术，将阵列划分为较小的子阵列，并利用分割位线技术进一步减小单根位线负载。如此能有效的降低每个子阵列中位线放电时间，从而达到提高读取速度的目的。划分更小子阵列无法解决的问题是，大容量SRAM中远端子阵列输出至整体电路输出之间的长互联线寄生电阻电容所带来的延时影响。其中的长互联线，它连接所有的第一级灵敏放大器，并输出至最终的芯片1/0，由于其纵跨整个芯片，上面的数据是全摆幅传输，电阻电容对延时影响将非常显著。对于容量较大的SRAM芯片而言，这一缺点变得更加突出，仿真结果表明，大容量的SRAM芯片全局互联线延时占整体访问时间的20%以上。而且第一级灵敏放大器需要驱动如此长的一根全局数据线，必须要增加缓冲级以及较大的驱动器，这会进一步增加读取延时。因此，高速SRAM设计需要想办法解决上述长导线传输全摆幅信号所带来的问题。
技术实现思路
为了克服上述现有技术存在的不足，本专利技术的目的在于提供一种采用分级位线和两级灵敏放大器的SRAM电路装置，采用分级位线技术，利用对局部位线信号的非全摆幅传输来减小长导线寄生电阻电容对局部信号传递到全局的影响。为了达到上述目的，本专利技术所采用的技术方案是一种采用分级位线和两级灵敏放大器的SRAM电路装置，包括一个以上的SRAM单元阵列，每个SRAM单元阵列包括一个以上的SRAM单元210，每个SRAM单元阵列中的每个SRAM单元210都同对应于该SRAM单元阵列的两条局部位线221相通信连接，该两条局部位线221构成一个局部位线组，一个以上的局部位线组同对应的一个第一级灵敏放大器230 相电连接，一个以上的第一级灵敏放大器230组成一个第一级灵敏放大器列，同一第一级灵敏放大器列的所有第一级灵敏放大器230的输出口均同对应的两条全局位线241相电连接，该两条全局位线241构成一个全局位线组，每个全局位线组同对应的一个第二级灵敏放大器250相电连接，每个第二级灵敏放大器250的输出口同全局缓冲输出模块260相电连接。所述的第一级灵敏放大器230包括一对交叉耦合的反相器360组成的第一锁存器 310，反相器360和其接地端之间接一个NMOS管330，其栅极为第一级灵敏放大器230的使能端SAE所控制，第一锁存器310的第一结点ma和第二结点ma_n分别与控制第一级灵敏放大器230输出的第一 PMOS管341的栅极和第二 PMOS管342的栅极相电连接，第一锁存器 310的第一结点ma和第二结点ma_n还分别与控制第一级灵敏放大器230与位线连接关系的第一 PMOS管351的漏极和第二 PMOS管352的漏极相电连接，第一 PMOS管341的源极和第二 PMOS管342的源极同电源电压VDD相连，第一 PMOS管341的漏极和第二 PMOS管342 的漏极分别同对应的一个全局位线组的两根全局位线241相电连接，第一 PMOS管351的源极和第二 PMOS管352的源极同一个MUX相电连接，通过MUX的控制同一时间与选中的一个局部位线组相电连接，第一 PMOS管351的栅极和第二 PMOS管352的栅极同第一级灵敏放大器230的使能信号SAE相连接。所述的第二级灵敏放大器250包括互补形式连接的第一差分放大器411和第二差分放大器412作为主放大级，第一差分放大器411的输入口和第二差分放大器412的输入口分别同对应的一个全局位线组的两根全局位线241相电连接，第一差分放大器411的输出节点sy和第二差分放大器412的输出节点sy_n同第二锁存器430相电连接，第一差分放大器411的输出节点sy、第二差分放大器412的输出节点sy_n以及第二锁存器430以驱动方式同输出电路440相电连接，第一差分放大器411的第一下拉NMOS管421的源极和第二差分放大器412的第二下拉NMOS管422的源极均接地，第一差分放大器411的第一下拉 NMOS管421的漏极和第二差分放大器412的第二下拉NMOS管422的漏极分别同第一差分放大器411的输出节点sy和第二差分放大器412的输出节点sy_n相电连接，第一差分放大器411的第一下拉NMOS管421的栅极和第二差分放大器412的第二下拉NMOS管422的栅极均同第二级灵敏放大器250的预充控制端SSa_pre相电连接，第一差分放大器411的第一下拉NMOS管421的栅极和第二差分放大器412各自的电流源PMOS管栅极接第二级灵敏放大器使能端sSae_n。本专利技术采用分级位线和两级灵敏放大器的SRAM电路装置划分为子阵列，每一个子阵列再采用分割位线级数，对应每根局部位线221挂载有SRAM单元210。第一级灵敏放大器230采用锁存型结构，交叉耦合的反相器两个输入输出节点分别通过一个PMOS管驱动全局位线，这样局部位线放大后的信号无需缓冲，直接驱动全局位线，相比现有方案可以提升速度。第二级灵敏放大器250采用一对互补的差分放大器，在第一级灵敏放大器230打开之前开始工作，响应全局位线241的变化，将全局位线241上的差分数据放大至全摆幅并输出。采用互补结构有利于数据的锁存和最终驱动输出。相比现有结构，采用分级位线和两级放大机制的电路访问延时减小了 15%，有效提高了 SRAM的速度。附图说明图1是本专利技术的工作原理结构示意图。图2是本专利技术的第一级灵敏放大器的电路结构示意图。图3是本专利技术的第二级灵敏放大器的电路结构示意图。图4是本专利技术的读操作时序波形图。具体实施例方式下面结合附图和实施例对本专利技术作更详细的说明。如图1所示，采用分级位线和两级灵敏放大器的SRAM电路装置，该实施例包括一个以上的SRAM单元阵列，每个SRAM单元阵列包括六十四个SRAM单元210，每个SRAM单元阵列中的每个SRAM单元210都同对应于该SRAM单元阵列的两条局部位线221相通信连接， 该两条局部位线221构成一个局部位线组，一个以上的局部位线组同对应的一个第一级灵敏放大器230相电连接，八个第一级灵敏放大器230组成一个第一级灵敏放大器列，同一第一级灵敏放大器列的所有第一级灵敏放大器230的输出口均同对应本文档来自技高网...
【技术保护点】
１．一种采用分级位线和两级灵敏放大器的ＳＲＡＭ电路装置，其特征在于：包括一个以上的ＳＲＡＭ单元阵列，每个ＳＲＡＭ单元阵列包括一个以上的ＳＲＡＭ单元（２１０），每个ＳＲＡＭ单元阵列中的每个ＳＲＡＭ单元（２１０）都同对应于该ＳＲＡＭ单元阵列的两条局部位线（２２１）相通信连接，该两条局部位线（２２１）构成一个局部位线组，一个以上的局部位线组同对应的一个第一级灵敏放大器（２３０）相电连接，一个以上的第一级灵敏放大器（２３０）组成一个第一级灵敏放大器列，同一第一级灵敏放大器列的所有第一级灵敏放大器（２３０）的输出口均同对应的两条全局位线（２４１）相电连接，该两条全局位线（２４１）构成一个全局位线组，每个全局位线组同对应的一个第二级灵敏放大器（２５０）相电连接，每个第二级灵敏放大器（２５０）的输出口同全局缓冲输出模块（２６０）相电连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘鸣，陈虹，郑翔，曹华敏，高志强，王志华，
申请(专利权)人：清华大学，
类型：发明
国别省市：11
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。