一种伪器件辅助灵敏放大器电路制造技术

本发明专利技术公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本发明专利技术有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。

A pseudo device auxiliary sensitive amplifier circuit

The invention discloses a pseudo device auxiliary sensitive amplifier circuit, which comprises a first inverter, a second inverter, a third inverter, the first PMOS transistor, a second PMOS transistor and a first NMOS transistor, an output of the first inverter and the second inverter is connected to the input output of the second inverter is connected to the first input terminal the inverter, including pseudo device second NMOS transistors and third NMOS transistors, the second NMOS source and drain of the transistor is connected to the output of the first inverter and the third NMOS transistor source and drain electrodes are connected to the output of the second inverter side gate, the second NMOS and third NMOS transistors the transistor are connected to the input end of the inverter third. The invention effectively improves the influence of the original voltage difference of the traditional sense amplifier due to capacitive coupling and improves the yield and speed of the sensitive amplifier without affecting the area of the original circuit layout.

【技术实现步骤摘要】
一种伪器件辅助灵敏放大器电路
本专利技术涉及存储电路
，具体涉及一种伪器件辅助灵敏放大器电路。
技术介绍
灵敏放大电路是存储器特别是静态存储器的核心电路，其将位线上的小电压差放大为逻辑电平来进行读出，从而有效减小读功耗和读延迟。伪器件是核心电路周边放置的无任何连接和功能的用于保证核心电路工艺均匀性的器件。传统的灵敏放大器电路如图1所示，其基本工作流程为：BL/BLB由于存储单元读，会逐渐产生电压差，当电压差足够大时ENSAB由1变为0，灵敏放大器启动。如图2中的DL和DLB，为BL/BLB通过打开的MP1和MP2连接的电压。这时ENSAI升为1，如图2所示，MP1和MP2关断，MN1下拉VS点，DL和DLB的电压差会由锁存器正反馈逐渐放大成逻辑电平小电压差被放大。但是整个放大过程中存在两个电容耦合问题，也就是启动灵敏放大器的时候，会造成对初始信号差的干扰，影响放大的实际差分电压，从而影响灵敏放大器的良率与速度。VS对DL和DLB的信号耦合：假设DL初始电压大于DLB初始电压，这样MN4的Vgs大于MN3的Vgs(MOS开启较好的电容较大)，当VS下降时，MN4会先于MN3进入开启状态，则其初始耦合电容Cgs更大，因此DL会更多的受到下拉信号VS的影响，减少DL和DLB的电压差。ENSAI与DL和DLB的信号耦合：假设DL初始电压大于DLB初始电压，则当ENSAI为0时，MP1和MP2处于开启状态，这时，MP1的漏端电容较大，则DL的总体电容大于DLB的电容。这样当ENSAI上升信号通过栅漏间的电容耦合到DL和DLB上时，同样的信号偶尔电量，由于电容的差别，DL电压上升较少，DLB上升较多，则DL和DLB的压差减少。
技术实现思路
本专利技术的专利技术目的是提供一种伪器件辅助灵敏放大器电路，能够有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，同时不影响原电路版图的面积。为达到上述专利技术目的，本专利技术采用的技术方案是：一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，所述第一PMOS晶体管的漏极连接到第一位线，所述第一PMOS晶体管的源极分别连接到第一反相器的输出端和第二反相器的输入端，所述第二PMOS晶体管的漏极连接到第二位线，所述第二PMOS晶体管的源极分别连接到第一反相器的输入端和第二反相器的输出端，所述第一NMOS晶体管的源极分别连接到第一反相器的接地端和第二反相器的接地端，所述第一NMOS晶体管的漏极接地，所述第一NMOS晶体管的栅极分别连接到第三反相器的输出端、第一PMOS晶体管的栅极和第二PMOS晶体管的栅极，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。优选地，所述第一反相器包括第三PMOS晶体管和第四NMOS晶体管；所述第二反相器包括第四PMOS晶体管和第五NMOS晶体管。优选地，所述第三PMOS晶体管的源极和第四PMOS晶体管的源极均连接到电源端，所述第四NMOS晶体管的源极和第五NMOS晶体管的源极均连接到第一NMOS晶体管的源极，所述第三PMOS晶体管的栅极分别和第四NMOS晶体管的栅极、第四PMOS晶体管漏极、第五NMOS晶体管的漏极以及第二PMOS晶体管的源极连接，所述第三PMOS晶体管的漏极分别和第一PMOS晶体管的源极、第四NMOS晶体管的漏极、第四PMOS晶体管的栅极以及第五NMOS晶体管的栅极连接。由于上述技术方案运用，本专利技术与现有技术相比具有下列优点：本专利技术通过在第三反相器的输入端连接两个伪器件，即第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端，能够增加初始电压差，有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。附图说明图1是
技术介绍
中传统灵敏放大器电路结构示意图。图2是
技术介绍
中传统灵敏放大器电路工作波形示意图。图3是本专利技术实施例一中的灵敏放大器电路结构示意图。图4是本专利技术实施例一中的灵敏放大器电路与传统灵敏放大器电路的DL和DLB的电压差波形比较示意图。图5是本专利技术实施例一中的灵敏放大器电路与传统灵敏放大器电路的放大初期的波形比较放大示意图。具体实施方式下面结合附图及实施例对本专利技术作进一步描述：实施例一：参见图3所示，一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管MP1、第二PMOS晶体管MP2和第一NMOS晶体管MN1，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，所述第一PMOS晶体管MP1的漏极连接到第一位线，所述第一PMOS晶体管MP1的源极分别连接到第一反相器的输出端和第二反相器的输入端，所述第二PMOS晶体管MP2的漏极连接到第二位线，所述第二PMOS晶体管MP2的源极分别连接到第一反相器的输入端和第二反相器的输出端，所述第一NMOS晶体管MN1的源极分别连接到第一反相器的接地端和第二反相器的接地端，所述第一NMOS晶体管MN1的漏极接地，所述第一NMOS晶体管MN1的栅极分别连接到第三反相器的输出端、第一PMOS晶体管MP1的栅极和第二PMOS晶体管MP2的栅极，还包括伪器件第二NMOS晶体管MN2和第三NMOS晶体管MN3，所述第二NMOS晶体管MN2的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管MN3的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管MN2和第三NMOS晶体管MN3的栅极均连接到第三反相器的输入端。本实施例中，所述第一反相器包括第三PMOS晶体管MP3和第四NMOS晶体管MN4；所述第二反相器包括第四PMOS晶体管MP4和第五NMOS晶体管MN5。所述第三PMOS晶体管MP3的源极和第四PMOS晶体管MP4的源极均连接到电源端，所述第四NMOS晶体管MP4的源极和第五NMOS晶体管MN5的源极均连接到第一NMOS晶体管MN1的源极，所述第三PMOS晶体管MP3的栅极分别和第四NMOS晶体管MN4的栅极、第四PMOS晶体管MP4漏极、第五NMOS晶体管MN5的漏极以及第二PMOS晶体管MP2的源极连接，所述第三PMOS晶体管MP3的漏极分别和第一PMOS晶体管MP1的源极、第四NMOS晶体管MN4的漏极、第四PMOS晶体管MP4的栅极以及第五NMOS晶体管MN5的栅极连接。参见图3所示，本专利技术将ENSAB与伪器件MN2和MN3相连。在传统电路中，伪器件不是功能器件，没有任何连接。当DL与DLB之间产生足够电压差时，ENSAB由1变为0，ENSAB与DL和DLB进行信号耦合，增加本文档来自技高网...

【技术保护点】
一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，所述第一PMOS晶体管的漏极连接到第一位线，所述第一PMOS晶体管的源极分别连接到第一反相器的输出端和第二反相器的输入端，所述第二PMOS晶体管的漏极连接到第二位线，所述第二PMOS晶体管的源极分别连接到第一反相器的输入端和第二反相器的输出端，所述第一NMOS晶体管的源极分别连接到第一反相器的接地端和第二反相器的接地端，所述第一NMOS晶体管的漏极接地，所述第一NMOS晶体管的栅极分别连接到第三反相器的输出端、第一PMOS晶体管的栅极和第二PMOS晶体管的栅极，其特征在于：还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。

【技术特征摘要】
1.一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，所述第一PMOS晶体管的漏极连接到第一位线，所述第一PMOS晶体管的源极分别连接到第一反相器的输出端和第二反相器的输入端，所述第二PMOS晶体管的漏极连接到第二位线，所述第二PMOS晶体管的源极分别连接到第一反相器的输入端和第二反相器的输出端，所述第一NMOS晶体管的源极分别连接到第一反相器的接地端和第二反相器的接地端，所述第一NMOS晶体管的漏极接地，所述第一NMOS晶体管的栅极分别连接到第三反相器的输出端、第一PMOS晶体管的栅极和第二PMOS晶体管的栅极，其特征在于：还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端...

【专利技术属性】
技术研发人员：张一平，王子欧，张立军，李有忠，季爱明，
申请(专利权)人：苏州大学，
类型：发明
国别省市：江苏,32