灵敏放大器制造技术

本发明专利技术实施例提供灵敏放大器、包括该灵敏放大器的SRAM芯片以及对SRAM单元进行读出操作的方法。根据本发明专利技术实施例的灵敏放大器包括交叉耦合电路、尾电流晶体管和输出级。其中，所述尾电流晶体管的源极连接到负电平。采用根据本发明专利技术实施例的方案，可以加快灵敏放大器的速度，从而提高SRAM芯片的读出速度。

【技术实现步骤摘要】
本专利技术涉及电路技术，更具体地说，涉及灵敏放大器。■
技术介绍
灵敏放大器(sense amplifier)是静态随机访问存储器(SRAM)的重要组成部分。图I是灵敏放大器用在SRAM中的典型配置。图I中的SRAM单元是SRAM芯片中存储逻辑值的基本单元。如图I所示，所述SRAM单元是典型的六晶体管配置，其通过两根位线BL和BLb进行数据写入和数据读出。预充电和均衡电路是SRAM单元的辅助电路。在读出阶段，SRAM单元在BL和BLb上输出一对互补的信号，即BL比BLb电势高，或者BL比BLb电势低，从而指示该SRAM单元中存储的逻辑值O或I。BL和BLb上的互补信号之间的电势差比较小，通常只有几十到一百毫伏(mV)，远 远小于一般数字电路中的逻辑高电平和逻辑低电平之间的电势差。因此SRAM单元本身的驱动能力有限，达不到驱动后级逻辑电路的要求。使用灵敏放大器对BL和BLb上输出的信号进行处理。灵敏放大器通常由多个SRAM单元复用，这些SRAM单元的输出，即图I中的BL和BLb，通过位线选择开关电路连接到灵敏放大器的输入，即图I中的DLT和DLC。灵敏放大器对输入的两个信号进行差分放大后输出。例如，如果DLT上信号电平高于DLC上信号电平，则灵敏放大器的输出端OUT输出逻辑高电平，如果DLT上信号电平低于DLC上信号电平，则灵敏放大器的输出端OUT输出逻辑低电平。灵敏放大器的驱动能力更强，因此能够驱动后级逻辑电路。本领域技术人员可以理解，在SRAM单元通过BL和BLb上输出信号之后，灵敏放大器需要一定时间之后才能够建立稳定的输出。可以用灵敏放大器的速度来反映所述时间的长短。现代通信技术和高性能计算技术的发展，对灵敏放大器的速度提出了越来越高的要求。■
技术实现思路
本专利技术实施例提供灵敏放大器、包括该灵敏放大器的SRAM芯片以及对SRAM单元进行读出操作的方法。根据本专利技术实施例的灵敏放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、尾电流晶体管和输出级。其中，第二晶体管的栅极和第四晶体管的栅极分别连接到灵敏放大器的两路输入，第三晶体管的栅极、第一晶体管和第二晶体管的漏极在第二节点相连，第一晶体管的栅极、第三晶体管和第四晶体管的漏极在第一节点相连，第一晶体管和第三晶体管的源极连接到工作电平，第二晶体管和第四晶体管的源极连接到尾电流晶体管的漏极，尾电流晶体管的栅极连接到灵敏放大器使能信号，尾电流晶体管的源极连接到负电平，第一节点和第二节点分别连接到所述输出级。根据本专利技术实施例的SRAM芯片包括上述灵敏放大器。根据本专利技术实施例的对SRAM单元进行读出操作的方法包括将SRAM单元的位线连接到灵敏放大器的输入；使能连接到所述灵敏放大器的尾电流晶体管源极的自举电路；使能所述灵敏放大器，以便读出所述SRAM单元所存储的逻辑值。根据本专利技术实施例提供的技术方案，可以加快灵敏放大器的速度，从而提高SRAM芯片的读出速度。■附图说明图I是SRAM单元与灵敏放大器配合的典型电路。图2(A)、图2(B)、图2(C)和图2(D)是灵敏放大器的示意图。图3是图2(C)所示的灵敏放大器的波形图。图4是灵敏放大器的示意图。 图5是图4所示的灵敏放大器的波形图。图6是自举电路的示意图。图7是示出灵敏放大器性能改善的波形图。图8是示出灵敏放大器性能改善的实验结果图。图9是示出灵敏放大器性能改善的实验结果图。图10⑷和图10⑶是电路布局图。图Il(A)和图11⑶是自举电路的示意图。■具体实施例方式下面参照附图，结合具体实施例对本专利技术进行描述。这样的描述仅仅出于说明目的，而不意图对本专利技术的范围进行限制。仅以举例说明的目的给出附图并因此没有按比例绘制。此外，当第一元件被描述为与第二元件相连时，第一元件不仅可以直接与第二元件相连，而且还可以借助第三元件间接地与第二元件相连。进一步地，为了清楚，省略了对完全理解本专利技术不必要的一些元件。在附图中，相似和相应的元件由相似的附图标记代表。本领域技术人员可以理解，在数字电路中，电平和器件类型具有对称的关系。例如，N型晶体管的导通电平是高电平，P型晶体管的导通电平是低电平。因此，在下面的描述中所涉及的对高低电平的条件，均可以通过对相关器件的类型进行改变而进行变化。此夕卜，也可以通过增加额外的器件对所示条件进行变化。例如对于高电平导通的N型晶体管，如果在N型晶体管的栅极与输入信号之间增加非门器件，那么该晶体管可以在输入信号为低电平时导通。这些变形均等同于以下所描述的本专利技术的实施例并且落入本专利的保护范围。图2(A)示出了灵敏放大器的结构图。在图2 (A)中，灵敏放大器的核心部分是由P型晶体管T1、T3和N型晶体管T2、T4、Τ5组成的电路，其中，Tl、Τ2、Τ3和Τ4组成交叉耦合电路，Τ5称为尾电流晶体管。晶体管Tl和Τ2的栅极在第一节点相连，晶体管Tl和晶体管Τ2的漏极在第二节点相连，晶体管Τ3和Τ4的栅极在第二节点相连，晶体管Τ3和晶体管Τ4的漏极在第一节点相连，晶体管Tl和Τ3的源极连接到工作电平，晶体管Τ2和Τ4的源极连接到晶体管Τ5的漏极，晶体管Τ5的源极连接到参考电平GND，晶体管Τ5的栅极连接到灵敏放大器使能信号SET，第一节点和第二节点分别连接到灵敏放大器的两个输入DLC和DLT，并且进一步分别连接到灵敏放大器的输出级。图2 (A)所示的灵敏放大器包括四个端子，除了之前已经描述过的DLT、DLC和OUT之外，还有一个SET端子。该端子用于使能灵敏放大器。当该端子为高电平时，尾电流晶体管T5导通，形成T2和T4与参考电平GND之间的放电通路。灵敏放大器开始根据输入信号的电平进行解析并建立输出。本领域技术人员还能够对图2(A)中所示的灵敏放大器进行各种变化。例如，图2⑶和图2 (C)中由连接在工作电平VDD和GND之间的晶体管T6、T7、T8和T9组成的电路实际上是图2(A)中的输出级电路的一种具体实现。也可以对这一部分电路进行变化从而对灵敏放大器的输出性能产生影响。又例如，在图2(C)中，增加了由晶体管Τ10、TlU Τ12以及相应的端子SAPREN构成灵敏放大器预充电电路，用于在灵敏放大器开始工作之前进行预充电，从而加快灵敏放大器的速度。图2(D)是另一种灵敏放大器的示意图。可以看出，将图2(D)中N型晶体管Τ2的 栅极连接到P型晶体管Tl的栅极，将图2 (D)中N型晶体管Τ4的栅极连接到P型晶体管Τ2的栅极，就可以得到图2(A)中的电路。对图2(D)所示的电路也可以进行如图2(B)和图2(C)所示的改进，在此不再赘述。图3是当图I中的灵敏放大器采用如图2 (C)所示结构时，各信号的波形图。在图3所示的波形图中，假设在SRAM单元中所存储的逻辑值对应于在灵敏放大器的输出端子OUT上输出逻辑高电平。如果SRAM单元中存储的是另一逻辑值，则灵敏放大器的输出端子OUT上保持逻辑低电平。在tl时刻，通过使端子SAPREN上的信号变为逻辑高电平结束对灵敏放大器的预充电，灵敏放大器准备开始工作。在t2时刻，SRAM单元通过字线WL被选中，从而开始在BL和BLb上输出互补的信号。在位线选择开关电路将该SRAM单元接到灵敏放大器上以后，DLT和DLC上的信号变化到分别与BL和BLb上的信号相当。在t3时刻，本文档来自技高网...

【技术保护点】
一种灵敏放大器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、尾电流晶体管和输出级，其中，第二晶体管的栅极和第四晶体管的栅极分别连接到灵敏放大器的两路输入，第三晶体管的栅极、第一晶体管和第二晶体管的漏极在第二节点相连，第一晶体管的栅极、第三晶体管和第四晶体管的漏极在第一节点相连，第一晶体管和第三晶体管的源极连接到工作电平，第二晶体管和第四晶体管的源极连接到尾电流晶体管的漏极，尾电流晶体管的栅极连接到灵敏放大器使能信号，尾电流晶体管的源极连接到负电平，第一节点和第二节点分别连接到所述输出级。

【技术特征摘要】
1.一种灵敏放大器，包括 第一晶体管、第二晶体管、第三晶体管、第四晶体管、尾电流晶体管和输出级， 其中，第二晶体管的栅极和第四晶体管的栅极分别连接到灵敏放大器的两路输入，第三晶体管的栅极、第一晶体管和第二晶体管的漏极在第二节点相连，第一晶体管的栅极、第三晶体管和第四晶体管的漏极在第一节点相连，第一晶体管和第三晶体管的源极连接到工作电平，第二晶体管和第四晶体管的源极连接到尾电流晶体管的漏极，尾电流晶体管的栅极连接到灵敏放大器使能信号，尾电流晶体管的源极连接到负电平，第一节点和第二节点分别连接到所述输出级。2.如权利要求I所述的灵敏放大器，其中所述负电平由负电压源提供。3.如权利要求I所述的灵敏放大器，其中所述负电平由自举电路的负电压输出节点提供。4.如权利要求3所述的灵敏放大器，其中所述自举电路进一步连接到用于对SRAM单元进行写入操作的写入驱动电路。5.如权利要求3或4所述的灵敏放大器，其中所述自举电路进一步包括箝位器，...

【专利技术属性】
技术研发人员：李晴，陈翠丽，屠睿，胡晓莉，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：