一种半导体器件及其形成方法技术

一种半导体器件的形成方法，所述半导体器件包括PMOS器件，形成所述PMOS器件的步骤包括：去除所述侧墙，以形成空腔；以辅助层填充所述空腔，所述辅助层具有第一压应力。或者，形成所述PMOS器件中的栅极，所述栅极具有第二压应力；去除所述侧墙，以形成空腔；以辅助层填充所述空腔。一种半导体器件，所述半导体器件包括PMOS器件，所述PMOS器件包括：辅助层，所述辅助层形成于半导体基底上，所述辅助层环绕栅极及栅介质层或者环绕所述栅极且覆盖所述栅介质层；所述辅助层具有第一压应力及/或所述栅极具有第二压应力，以对形成于所述PMOS器件内的沟道区产生压应力。利于改善器件性能。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体来说，涉及。
技术介绍
通常，在半导体器件的形成方法中，形成栅极的步骤包括首先，如图1所示，形成伪栅堆叠结构，所述伪栅堆叠结构包括栅介质层12、伪栅14和侧墙16，所述栅介质层12形成于半导体基底10上(所述半导体基底10上已形成有P阱区1802、N阱区1804、源漏区 20、隔离区22和接触区24，所述隔离区22用以隔离NMOS器件区11和PMOS器件区13)，所述伪栅14形成于所述栅介质层12上，所述侧墙16环绕所述伪栅14且覆盖所述栅介质层 12 (所述侧墙16也可环绕所述伪栅14及所述栅介质层12，图未示)；如图2所示，形成阻挡层26及层间介质层28，所述阻挡层26形成于所述半导体基底10上且覆盖所述伪栅堆叠结构，所述阻挡层26材料与所述侧墙16材料相同，所述层间介质层28覆盖所述阻挡层24 ；如图3所示，平坦化所述阻挡层26及所述层间介质层28，以暴露所述伪栅14、所述侧墙16和所述阻挡层26 ；如图4所示，以栅极(包括新栅介质层30、功函数金属层32和主金属层34)替代所述伪栅14。通常，对于NMOS器件和PMOS器件，所述主金属层34材料均采用TiAl，且所述TiAl 具有压应力。实践发现，所述压应力将对所述NMOS器件和PMOS器件的沟道区产生拉应力， 而对所述PMOS器件的沟道区施加拉应力易于导致器件性能的恶化。
技术实现思路
为了解决上述问题，本专利技术提供了，利于改善器件性能。本专利技术提供的一种半导体器件的形成方法，所述半导体器件包括PMOS器件，形成所述PMOS器件的步骤包括形成栅堆叠结构，所述栅堆叠结构包括栅介质层、栅极和侧墙，所述栅介质层形成于半导体基底上，所述栅极形成于所述栅介质层上，所述侧墙环绕所述栅极及所述栅介质层或者环绕所述栅极且覆盖所述栅介质层；去除所述侧墙，以形成空腔； 以辅助层填充所述空腔，所述辅助层具有第一压应力。可选地，所述辅助层材料为氮化硅。可选地，形成所述栅堆叠结构的步骤包括形成伪栅堆叠结构，所述伪栅堆叠结构包括栅介质层、伪栅和侧墙，所述栅介质层形成于半导体基底上，所述伪栅形成于所述栅介质层上，所述侧墙环绕所述伪栅及所述栅介质层或者环绕所述伪栅且覆盖所述栅介质层；形成阻挡层及层间介质层，所述阻挡层形成于所述半导体基底上且覆盖所述伪栅堆叠结构，所述层间介质层覆盖所述阻挡层； 平坦化所述阻挡层及所述层间介质层，以暴露所述伪栅、所述侧墙和所述阻挡层；以栅极材料替代所述伪栅，所述栅极材料具有第二压应力，所述第二压应力及所述第一压应力对形成于所述PMOS器件内的沟道区产生压应力。可选地，所述栅极材料为TiAl。可选地，所述阻挡层材料与所述侧墙材料相同，在去除所述侧墙时，也去除暴露的所述阻挡层。本专利技术提供的一种半导体器件的形成方法，所述半导体器件包括PMOS器件，形成所述PMOS器件的步骤包括形成栅堆叠结构，所述栅堆叠结构包括栅介质层、栅极和侧墙，所述栅介质层形成于半导体基底上，所述栅极形成于所述栅介质层上且所述栅极材料具有第二压应力，所述侧墙环绕所述栅极及所述栅介质层或者环绕所述栅极且覆盖所述栅介质层；去除所述侧墙，以形成空腔；以辅助层填充所述空腔。可选地，所述辅助层具有第一压应力，所述第一压应力及所述第二压应力对形成于所述PMOS器件内的沟道区产生压应力。可选地，所述辅助层材料为氮化硅。可选地，形成所述栅堆叠结构的步骤包括形成伪栅堆叠结构，所述伪栅堆叠结构包括栅介质层、伪栅和侧墙，所述栅介质层形成于半导体基底上，所述伪栅形成于所述栅介质层上，所述侧墙环绕所述伪栅及所述栅介质层或者环绕所述伪栅且覆盖所述栅介质层；形成阻挡层及层间介质层，所述阻挡层形成于所述半导体基底上且覆盖所述伪栅堆叠结构，所述层间介质层覆盖所述阻挡层；平坦化所述阻挡层及所述层间介质层，以暴露所述伪栅、所述侧墙和所述阻挡层；以栅极材料替代所述伪栅。可选地，所述栅极材料为TiAl。可选地，所述阻挡层材料与所述侧墙材料相同，在去除所述侧墙时，也去除暴露的所述阻挡层。本专利技术提供的一种半导体器件，所述半导体器件包括PMOS器件，所述PMOS器件包括栅介质层，所述栅介质层形成于半导体基底上；栅极，所述栅极形成于所述栅介质层上；辅助层，所述辅助层形成于所述半导体基底上，所述辅助层环绕所述栅极及所述栅介质层或者环绕所述栅极且覆盖所述栅介质层；所述辅助层具有第一压应力及/或所述栅极具有第二压应力，以对形成于所述PMOS器件内的沟道区产生压应力。可选地，所述辅助层材料为氮化硅。可选地，所述栅极材料为TiAl。 与现有技术相比，采用本专利技术提供的技术方案具有如下优点在形成栅极时，考虑工艺成熟度的影响，其中的主金属层通常具有压应力(进而使所述栅极具有压应力)，所述压应力将经所述侧墙对器件的沟道区产生拉应力，而对于 PMOS器件而言，在器件的沟道区产生拉应力，易导致器件性能的恶化；而去除PMOS器件中的所述侧墙，相当于切断了向所述沟道区传导所述压应力以产生所述拉应力的途径，即，可释放PMOS器件中所述栅极具有的所述压应力，进而减少PMOS器件内所述沟道区所承受的所述拉应力，利于改善器件性能；去除PMOS器件中的所述侧墙后，将形成空腔，在所述空腔中填充辅助层，且使所述辅助层具有压应力，所述压应力将传导至所述沟道区，并对所述沟道区产生压应力，利于进一步改善器件性能；通过使所述辅助层材料与所述侧墙材料相同，利于本专利技术提供的技术方案与现有工艺的兼容。附图说明图1所示为现有技术中形成伪栅堆叠结构后的结构示意图；图2所示为现有技术中形成层间介质层后的结构示意图；图3所示为现有技术中执行平坦化操作后的结构示意图；图4所示为现有技术中形成栅极后的结构示意图；图5所示为本专利技术提供的半导体器件的形成方法实施例中半导体基底的结构示意图；图6所示为本专利技术提供的半导体器件的形成方法实施例中形成牺牲层后的结构示意图；图7所示为本专利技术提供的半导体器件的形成方法实施例中形成伪栅后的结构示意图；图8所示为本专利技术提供的半导体器件的形成方法实施例中形成侧墙后的结构示意图；图9所示为本专利技术提供的半导体器件的形成方法实施例中形成层间介质层后的结构示意图；图10所示为本专利技术提供的半导体器件的形成方法实施例中执行平坦化操作后的结构示意图；图11所示为本专利技术提供的半导体器件的形成方法实施例中形成栅极后的结构示意图；图12所示为本专利技术提供的半导体器件的形成方法实施例中去除侧墙后的结构示意图；图13所示为本专利技术提供的半导体器件的形成方法实施例中填充辅助层后的结构示意图。具体实施例方式下文的公开提供了许多不同的实施例或例子用来实现本专利技术提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。本专利技术提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本专利技术要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。本专利技术提供了一种半导体器件的形成方法，本文档来自技高网...

【技术保护点】
１．一种半导体器件的形成方法，所述半导体器件包括ＰＭＯＳ器件，其特征在于，形成所述ＰＭＯＳ器件的步骤包括：形成栅堆叠结构，所述栅堆叠结构包括栅介质层、栅极和侧墙，所述栅介质层形成于半导体基底上，所述栅极形成于所述栅介质层上，所述侧墙环绕所述栅极及所述栅介质层或者环绕所述栅极且覆盖所述栅介质层；去除所述侧墙，以形成空腔；以辅助层填充所述空腔，所述辅助层具有第一压应力。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11