集成电路组件及其制造方法技术

本发明专利技术揭示一种集成电路组件及此集成电路组件的制造方法。所揭示的方法提供集成电路组件在表面近接与顶端深度的改量控制。在一实施例中，此方法通过形成轻掺杂源极与漏极(LDD)区来达成改良的控制，此LDD区作为一蚀刻终止。此LDD区可在进行来形成一凹陷于基材中的蚀刻工艺期间作为蚀刻终止，此凹陷定义出此组件的源极与漏极区。

【技术实现步骤摘要】

本专利技术是有关于数种集成电路组件及制作数种集成电路组件的方法。
技术介绍
半导体集成电路(IC)产业已历经快速成长。在集成电路发展的进程中，随着几何尺寸[亦即，利用一工艺可形成的最小构件(或线)]的减少，功能密度(亦即，每芯片面积的互连组件的数量)大体上已获得增加。此一尺寸缩减过程通常可提供增进生产效率与降低相关成本的优势。这样的尺寸缩减亦已增加了处理与制造集成电路的复杂性，为了实现这些进展，在集成电路制造上需要相似的发展。举例而言，随着半导体组件，例如金属氧化物半导体场效晶体管(MOSFETs)，历经许多技术节点的尺寸缩减，已经利用磊晶半导体材料来实施应变源极/漏极特征[例如，应力源(stressor)区]，借以提升载子迁移与改进组件性能。形成具有应力源区的MOSFET通常实施磊晶成长硅来形成η型组件的抬升源极与漏极特征、以及磊晶成长锗化硅(SiGe)来形成ρ型组件的抬升源极与漏极特征。已经实施针对这些源极与漏极特征的形状、架构与材料的各种技术，借以试着且进一步改进晶体管组件的性能。虽然现存方法已经大致上能满足其所预期的目的，但这些技术在所有方面并未无完全令人满意。专利技术内本文档来自技高网...

【技术保护点】
１．一种集成电路组件的制造方法，其特征在于，包含：提供一半导体基材；形成一栅极结构于该半导体基材上方；形成一轻掺杂源极与漏极区于该半导体基材中，且该轻掺杂源极与漏极区位于该栅极结构的两侧；形成多个偏移间隙壁于该栅极结构的多个侧壁上；移除该栅极结构的任一侧的该半导体基材的多个部分，包含该轻掺杂源极与漏极区的多个部分，借以在该半导体基材中形成一第一凹陷；磊晶成长一第一半导体材料，以填充该第一凹陷，借此形成多个磊晶特征；形成该栅极结构的多个主间隙壁；移除该栅极结构的任一侧的该半导体基材的多个部分，包含该些磊晶特征的多个部分，借以在该半导体基材中形成一第二凹陷，该第二凹陷在该半导体基材中定义出一源极与...

【技术特征摘要】
2010.06.30 US 12/827,3441.一种集成电路组件的制造方法，其特征在于，包含 提供一半导体基材；形成一栅极结构于该半导体基材上方；形成一轻掺杂源极与漏极区于该半导体基材中，且该轻掺杂源极与漏极区位于该栅极结构的两侧；形成多个偏移间隙壁于该栅极结构的多个侧壁上；移除该栅极结构的任一侧的该半导体基材的多个部分，包含该轻掺杂源极与漏极区的多个部分，借以在该半导体基材中形成一第一凹陷；磊晶成长一第一半导体材料，以填充该第一凹陷，借此形成多个磊晶特征； 形成该栅极结构的多个主间隙壁；移除该栅极结构的任一侧的该半导体基材的多个部分，包含该些磊晶特征的多个部分，借以在该半导体基材中形成一第二凹陷，该第二凹陷在该半导体基材中定义出一源极与漏极区；以及磊晶成长一第二半导体材料，以填充该第二凹陷，该第二半导体材料不同于该第一半导体材料。2.根据权利要求1所述的集成电路组件的制造方法，其特征在于，形成该第一凹陷的步骤包含进行一干蚀刻工艺。3.根据权利要求1所述的集成电路组件的制造方法，其特征在于，在该半导体基材中形成定义出该源极与漏极区的该第二凹陷的步骤包含为该源极与漏极区，蚀刻出该半导体基材的一 {111}结晶面中的一第一刻面与一第二刻面、以及该半导体基材的一 {100}结晶面中的一第三刻面。4.根据权利要求3所述的集成电路组件的制造方法，其特征在于，蚀刻该第一刻面、该第二刻面与该第三刻面的步骤包含在该第一刻面与该第二刻面之间蚀刻出介于45. 0度至80. 0度的一角度；以及在该第二刻面与该第三刻面之间蚀刻出介于50. 0度至70. 0度的一角度。5.一种集成电路组件的制造方法，其特征在于，包含提供一半导体基材，该半导体基材具有一第一区与一第二区； 分别形成一第一栅极结构与一第二栅极结构于该第一区与该第二区中的该半导体基材上方；分别形成一第一轻掺杂源极与漏极区和一第二轻掺杂源极与漏极区于该第一区与该第二区中；形成多个偏移...

【专利技术属性】
技术研发人员：蔡明桓，欧阳晖，郑振辉，范玮寒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71