制作互补型金属氧化物半导体器件结构的方法技术

本发明专利技术公开了一种制作互补型金属氧化物半导体(CMOS)器件结构的方法，该方法包括：提供一包括衬底和栅极绝缘层的第一前端器件结构，所述衬底划分为包含P阱的第一区域和包含N阱的第二区域，在所述栅极绝缘层的上表面依次形成N型覆盖层和金属阻挡层；进而去除相应于所述第二区域的金属阻挡层和N型覆盖层；在相应于所述第一区域和所述第二区域的上方形成P型覆盖层；以及采用掩膜遮蔽的方式去除相应于所述第一区域的P型覆盖层；获得第二前端器件结构，以及利用该第二前端器件结构上进一步的制备具有第一栅极结构和第二栅极结构的CMOS器件结构，采用本发明专利技术的方法制备的CMOS器件结构较好地符合了实际的工艺要求，提高了良品率。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种。
技术介绍
随着半导体制造技术的不断发展，作为衡量半导体制造技术工艺水平的栅极的线宽也越来越小。目前，栅极的线宽已经能够做到65nm甚至更小。小的栅极线宽可以减少形成的半导体器件的驱动电压，进而减少功耗。此外，小的栅极线宽也可以使形成的半导体器件尺寸减小，提高集成度，增加单位面积上半导体器件的数量，降低成本。由此如何制备出更小线宽的栅极结构成为当前研究热点。图IA至图IJ为现有技术中制备CMOS (互补型金属氧化物半导体)器件结构剖面示意图。如图IA所示，首先，提供第一前端器件结构，该第一前端器件结构包括衬底100和栅极绝缘层103。其中，衬底100包含P阱101和N阱102，该P阱101和N阱102通过浅沟槽隔离(STI)结构分开。栅极绝缘层103通过化学气相沉积形成于所述衬底100的上表面。所述衬底100分为第一区域IOlA和第二区域102A，其中图IA所示的第一区域IOlA包括所述P阱101和部分的浅沟槽隔离结构，第二区域102A包括N阱102和另一部分的浅沟槽隔离结构。参照图IB所示，在上述栅极绝缘层103的上表面形成一层N型覆盖层，该N型覆盖层相应地覆盖了第一区域IOlA和第二区域102A，为方便描述，命名相应于第一区域IOlA 上方的N型覆盖层为第一 N型覆盖层104A，相应于第二区域102A上方的N型覆盖层为第二 N型覆盖层104B。接着，如图IC所示，在第一 N型覆盖层104A的上方形成第一掩膜110，该第一掩膜110覆盖于第一 N型覆盖层104A的上表面，暴露出第二 N型覆盖层104B。接着，如图ID所示，利用第一掩膜110为掩膜刻蚀掉第二 N型覆盖层104B。然后， 如图IE所示，去除相应于第一区域IOlA的第一掩膜110。接下来，如图IF所示，在上述图IE所示的结构上方沉积一层P型覆盖层，即相应于第一区域IOlA上方的P型覆盖层为第一 P型覆盖层105A，相应于第二区域102A上方的 P型覆盖层为第二 P型覆盖层105B。然后，如图IG所示，在第二 P型覆盖层105B的上方形成第二掩膜111，该第二掩膜111覆盖于第二 P型覆盖层105B的上表面，暴露出第一 P型覆盖层105A。利用第二掩膜111为掩膜刻蚀掉第一 P型覆盖层105A，接着，去除第二 P型覆盖层105B的上表面的第二掩膜111。如图IH所示，得到CMOS器件结构所需要的第二前端器件结构。与上述第一前端器件结构比较，该第二前端器件结构包含第一前端器件结构、相应于第一区域IOlA上方的第一 N型覆盖层104A和相应于第二区域102A上方的第二 P型覆盖层105B。接着，如图II所示，在第二前端器件结构的上方依次沉积金属层106、多晶硅层107和硬掩膜层108。通过现有工艺对相应于第一区域IOlA上方的栅极绝缘层103、第一 N型覆盖层104A、金属层106、多晶硅层107和硬掩膜层108进行刻蚀形成CMOS器件结4构所需要的第一栅极结构112，以及对相应于第二区域102A上方的栅极绝缘层103、第二 P 型覆盖层105B、金属层106、多晶硅层107和硬掩膜层108进行刻蚀形成CMOS器件结构所需要的第二栅极结构113，如图IJ所示。所述第一栅极结构112、第二栅极结构113和衬底 100组成所述CMOS器件结构。在上述制备第二前端器件结构的工艺中，如何使上述第一 N型覆盖层104A和第二 P型覆盖层105B不受破坏成为制备第二前端器件结构的关键。实际的制备过程中，第一 N型覆盖层和第二 P型覆盖层的沉积厚度通常只有几个埃(小于十个埃)，在获取上述的CMOS 器件结构时，常常导致第一 N型覆盖层104A和第二 P型覆盖层105B的厚度不符合工艺要求。其原因是，当在衬底上方先沉积N型覆盖层，后沉积P型覆盖层时，在去除相应于第一区域的第一 P型覆盖层105A时，会损耗该第一 P型覆盖层105A下方的第一 N型覆盖层的厚度(如图IG和图IH所示)，进而得不到满足实际工艺需求的CMOS器件结构。反过来，当在衬底上方先沉积P型覆盖层，后沉积N型覆盖层时，可能会损耗第二 P型覆盖层105B的厚度，由此无法获得符合要求的CMOS器件结构。进一步地，利用上述方法制备成的CMOS器件结构的漏电流增大，阈值电压下降。因此，如何避免在制备上述的CMOS器件结构时，该CMOS器件结构的第一栅极结构所需要的第一 N型覆盖层和第二栅极结构所需要的第二 P型覆盖层不被损耗成为当前需要解决的技术问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效解决上述问题，本专利技术提出了一种，包括下列步骤提供第一前端器件结构，该第一前端器件结构包括衬底和该衬底上表面的栅极绝缘层，所述衬底划分为第一区域和第二区域，所述第一区域包含P阱，所述第二区域包含N 阱；在所述栅极绝缘层的上表面形成N型覆盖层；在该N型覆盖层上形成金属阻挡层，该金属阻挡层包括相应于所述第一区域的第一金属阻挡层和相应于所述第二区域的第二金属阻挡层；采用第一掩膜遮蔽第一金属阻挡层，并去除所述第二金属阻挡层和相应于所述第二区域的N型覆盖层；去除所述第一掩膜；在相应于所述第一区域和所述第二区域的上方形成P型覆盖层；采用第二掩膜遮蔽相应于所述第二区域的P型覆盖层，并去除相应于所述第一区域的P型覆盖层；去除所述第二掩膜，得到第二前端器件结构，以及依次在所述第二前端器件结构的上方沉积金属层、多晶硅层和硬掩膜层，并刻蚀相应于所述第一区域的硬掩膜层、多晶硅层、金属层、第一金属阻挡层、N型覆盖层和栅极绝缘层，得到第一栅极结构，刻蚀相应于所述第二区域的硬掩膜层、多晶硅层、金属层、P型覆盖层和栅极绝缘层，得到第二栅极结构，所述衬底、所述第一栅极结构和所述第二栅极结构组成所述互补型金属氧化物半导体器件结构。 进一步地，所述N型覆盖层、所述P型覆盖层和所述金属阻挡层的形成方式选自高密度等离子体化学气相沉积、常压化学气相沉积和低压化学气相沉积中的一种。进一步地，所述N型覆盖层为高K材料，所述P型覆盖层为不同于该N型覆盖层的高K材料。进一步地，所述N型覆盖层的材料为Lii2O3。进一步地，所述P型覆盖层的材料为A1203。进一步地，所述N型覆盖层的厚度为5埃至10埃，所述P型覆盖层的厚度为5埃至10埃。进一步地，所述去除所述第二金属阻挡层和相应于所述第二区域的N型覆盖层为采用湿法刻蚀去除所述第二金属阻挡层和相应于所述第二区域的N型覆盖层。进一步地，所述湿法刻蚀采用的溶液为由HCL与水混合而形成的溶液，所述HCL与水的重量比在1 18至1 M之间，所述溶液的温度在20摄氏度至50摄氏度之间。进一步地，所述去除相应于所述第一区域的P型覆盖层为采用湿法刻蚀去除相应于所述第一区域的P型覆盖层。进一步地，所述湿法刻蚀采用的溶液为由H2A和NH4OH混合而成的溶液，所述溶液中，NH4OH和H2O2的重量比在1 0. M至1 2. 4之间。进一步地，所述金属阻挡层的厚度为5埃至10埃。 本文档来自技高网...

【技术保护点】
１．一种制作互补型金属氧化物半导体器件结构的方法，其特征在于，所述方法包括下列步骤：提供第一前端器件结构，该第一前端器件结构包括衬底和该衬底上表面的栅极绝缘层，所述衬底划分为第一区域和第二区域，所述第一区域包含Ｐ阱，所述第二区域包含Ｎ阱；在所述栅极绝缘层的上表面形成Ｎ型覆盖层；在该Ｎ型覆盖层上形成金属阻挡层，该金属阻挡层包括相应于所述第一区域的第一金属阻挡层和相应于所述第二区域的第二金属阻挡层；采用第一掩膜遮蔽所述第一金属阻挡层，并去除所述第二金属阻挡层和相应于所述第二区域的Ｎ型覆盖层；去除所述第一掩膜；在相应于所述第一区域和所述第二区域的上方形成Ｐ型覆盖层；采用第二掩膜遮蔽相应于所述第二区域的Ｐ型覆盖层，并去除相应于所述第一区域的Ｐ型覆盖层；去除所述第二掩膜，得到第二前端器件结构，以及依次在所述第二前端器件结构的上方沉积金属层、多晶硅层和硬掩膜层，并刻蚀相应于所述第一区域的硬掩膜层、多晶硅层、金属层、第一金属阻挡层、Ｎ型覆盖层和栅极绝缘层，得到第一栅极结构，刻蚀相应于所述第二区域的硬掩膜层、多晶硅层、金属层、Ｐ型覆盖层和栅极绝缘层，得到第二栅极结构，所述衬底、所述第一栅极结构和所述第二栅极结构组成所述互补型金属氧化物半导体器件结构。...

【技术特征摘要】

【专利技术属性】
技术研发人员：赵林林，张力群，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31