一种半导体器件的制造方法技术

一种半导体器件的制造方法，该方法包括：提供前端器件层；在该前端器件层上沉积第一多晶硅层；在该第一多晶硅层上沉积多晶硅层间介质体；在该多晶硅层间介质体上沉积第二多晶硅层；对该第二多晶硅层进行刻蚀以形成控制栅；在该控制栅的侧壁上形成控制栅侧墙；对该第一多晶硅层进行刻蚀以形成浮栅；在该控制栅侧墙及该浮栅的侧壁上形成浮栅侧墙；和进行离子注入；其中离子注入在浮栅侧墙形成之后进行。通过本发明专利技术的方法制造的半导体器件，降低了浮栅的阈值电压，提高了擦除效率。

【技术实现步骤摘要】

本专利技术涉及半导体制程，尤其涉及。
技术介绍
随着超大规模集成电路工艺的发展，半导体工艺现已经进入了超深亚微米时代。 工艺的发展使得将包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的SoC (片上系统)。作为SoC重要组成部分的嵌入式存储器，在SoC 中所占的比重逐渐增大。用于存储数据的半导体存储器分为易失性存储器和非易失性存储器(NVM)，易失性存储器在电源中断时不保存其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。在诸如嵌入式存储器的很多设备中包括NVM介质，用于在设备断电后储存数据以备设备重新启动后使用。NVM介质包括电可编程只读存储器(EPR0M)、电可擦除可编程只读存储器(EEPROM)、闪存(FLASH)等。其中闪存是NVM产品中的重要一种，通常使用的U盘、手机、数码相机里均需要闪存的配套使用。闪存有许多种类型，从结构上分主要有AND、NAND、N0R、DiN0R等。其中NOR 闪存是目前最通用的闪存，其在存储格式和读写方式上都与常用的内存相近，支持随机读写，具有较高的速度，这样使其非常适合存储程序及相关数据。以下以传统的NOR闪存为例说明其结构。图1是闪存的存储单元100的示意图。其中可以看出NOR闪存的每个存储单元100 通常包括两个叠栅Iio和120，每个叠栅包括由多晶硅(poly)制造以用来储存电子的浮栅 FG (Floating Gate) 101，以及用来控制数据存取的控制栅CG(Contrc)I Gate) 102。浮栅101 位于控制栅102下方，且通常处于“浮置”状态，没有和任何线路相连接。根据构成浮栅101 的多晶硅中是否有电子储存，表示这个单元存储的信息是“0”还是“1”。而控制栅102通常与字线(Word Line) 103相连接。存储单元100包括两个字线103，分别设置在存储单元 100的两侧。分开设置的字线103用以防止存储单元100的过擦除(over-erase)。此外， 在两个叠栅110和120之间，存储单元100还包括擦除栅(Erase Gate) 104。通过施加适当的电压，浮栅101中的电子能通过浮栅101和擦除栅104之间的通道流向擦除栅104，从而对存储单元100进行擦除操作。另外，存储单元100还包括其他结构，比如氧化层、间隙绝缘层等，这些结构是本领域的技术人员公知的，因此并未全部在图1中标示出。同时，对于存储单元100的其他一些结构，也会结合其他附图在下面逐一说明。同样以图1中所示的NOR闪存为例说明现有技术中存储单元栅极结构的制造方法。图2A至2F是传统的中各步骤所涉及的器件结构的剖面图。 如图2A所示，首先提供一具有浅沟槽(未示出)的前端器件层201。然后在前端器件层201 上形成一层氧化层202用做绝缘层。然后在氧化层202上沉积第一多晶硅层203。该第一多晶硅层203用于形成上面提到的浮栅。在本文中该第一多晶硅层也称为浮栅层。然后在第一多晶硅层203上形成氧化层-氮化物层-氧化层(0N0层)204。接着，在0Ν0层204上面沉积第二多晶硅层205。该第二多晶硅层205用于形成上面提到的控制栅。在本文中该第二多晶硅层也称为控制栅层。然后在该第二多晶硅层205上面沉积一层氮化物层-氧化层-氮化物层(Ν0Ν层)206。除了上面提到的结构外，在实际的光刻工艺中还可以在NON层 206上沉积一层底部抗反射涂层(DARC层)，用于减小或消除反射光在曝光过程中的影响。 在DARC层上面还涂敷一层具有图案的光刻胶层。DARC层和光刻胶层的形成以及作用都是本领域技术人员所了解的，在此不再赘述。接下来，如图2B所示，进行控制栅的刻蚀。经过刻蚀后，形成两个叠栅210A和 220B,在该两个叠栅210A和220B上分别包括NON层206A和206B、控制栅205A和205B以及 ONO 层 204A 和 204B。接着如图2C所示，在第一叠栅210A以及第二叠栅220B的侧壁上分别形成控制栅侧墙 207A、207A’、207B 以及 207B，。然后如图2D所示，进行第一多晶硅层203刻蚀以形成浮栅203A和20!3B。对第一多晶硅层203的刻蚀停止于氧化层202。在浮栅形成之后，如图2E所示，进行离子注入工艺。离子注入工艺有助于维持浅结，浅结还有助于减少源漏间的浅沟槽漏电流效应。同时通过该离子注入工艺还可以调节靠近基板表面附近的P型或N型掺杂的掺杂水平，以此来获得想要的P型或N型晶体管的阈值电压(Vt)，例如浮栅的阈值电压。浮栅的阈值电压与存储单元的擦除效率有密切的联系。对于上述闪存来说，擦除效率是衡量其存储单元的一个重要指标。一般来说，擦除效率用在一定擦除条件下的擦除单元的读取电流来衡量。例如在10毫秒的擦除时间和11. 5伏的擦除电压的擦除条件下来测量读取电流。而该读取电流和re的阈值电压成反比关系，因此在上述制造过程中，会尽可能降低re的阈值电压，以此来提高擦除效率。而图2E所示的离子注入工艺就是控制re的阈值电压的重要手段。通过该离子注入工艺可以降低re的阈值电压，由此提高读取电流，进而提高擦除效率。然后如图2 所示，在控制栅侧墙2074、2074，、2078以及2078，，以及浮栅的侧壁上形成浮栅侧墙208A、208A，以及208B、208B，。接下来，形成该闪存的后续结构。在现有技术的工艺流程中，在进行离子注入时，一些离子会扩散进re通道中，从而使re的阈值电压增加。图2E中示出了这样的一种情况，图中的椭圆形区域表示注入离子进入的区域。从中可见，有一部分离子进入到了 re下方的区域中。这种情况会造成re 阈值电压的增大。另外，在离子注入步骤后的浮栅侧墙形成步骤中，通常是在高温条件下进行的，该温度也会进一步增加离子的扩散，使得re的阈值电压进一步增加。因此，现有技术中需要一种解决上述问题的半导体器件及其制造方法。
技术实现思路
本专利技术公开了，该方法包括提供前端器件层；在该前端器件层上沉积第一多晶硅层；在该第一多晶硅层上沉积多晶硅层间介质体；在该多晶硅层间介质体上沉积第二多晶硅层；对该第二多晶硅层进行刻蚀以形成控制栅；在该控制栅的侧壁上形成控制栅侧墙；对该第一多晶硅层进行刻蚀以形成浮栅；在该控制栅侧墙及该浮栅的侧壁上形成浮栅侧墙；和进行离子注入；其中该离子注入在该浮栅侧墙形成之后进行。进一步，该浮栅侧墙的厚度在150-250埃之间，优选地在180-220埃之间。较佳的，上述离子注入时采用的离子为硼离子。进一步，上述离子注入时的能量为1 ^(ev，注入的剂量为1 X IO12 1 X IO1W0 较佳的，离子注入的能量为2 3. 5Kev，注入的剂量为IXlO13 IXlO1W20进一步地，离子注入中采用的物质为BF2。根据本专利技术的制造方法，避免了离子注入对浮栅阈值电压的不利影响。在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施方式本文档来自技高网...

【技术保护点】
１．一种半导体器件的制造方法，所述方法包括：ａ）提供前端器件层；ｂ）在所述前端器件层上沉积第一多晶硅层；ｃ）在所述第一多晶硅层上沉积多晶硅层间介质体；ｄ）在所述多晶硅层间介质体上沉积第二多晶硅层；ｅ）对所述第二多晶硅层进行刻蚀以形成控制栅；ｆ）在所述控制栅的侧壁上形成控制栅侧墙；ｇ）对所述第一多晶硅层进行刻蚀以形成浮栅；ｈ）在所述控制栅侧墙及所述浮栅的侧壁上形成浮栅侧墙；和ｉ）进行离子注入；其中所述离子注入在所述浮栅侧墙形成之后进行。

【技术特征摘要】

【专利技术属性】
技术研发人员：周儒领，李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31