制造超结半导体器件的方法技术

本发明专利技术涉及一种制造超结半导体器件的方法。作为在第二和之后的无掺杂外延层的表面中的对准标记(20)的形成的替代，在进行用于对第二和之后的无掺杂外延层的选择性离子注入的抗蚀剂图案化的同时，进行用于形成新对准标记(21)的图案化，以在与形成初始对准标记(20)的位置不同的位置形成新对准标记(21)，并在每一个或每多个重复外延层生长循环中形成新对准标记(21)。根据本发明专利技术的制造超结半导体器件的方法其有助于增加外延生长速率而无需大幅增加制造步骤。

【技术实现步骤摘要】

本专利技术涉及一种制造包括具有交替导电型层的漂移层的半导体器件的方法。交替导电型层包括η型列和P型列，两者都在与半导体衬底的主面垂直的方向上延伸。η型列和P型列平行于半导体衬底的主面地交替重复排列，使得η型列和ρ型列彼此邻接。下文中，有时将交替导电型层称为“超结结构”，并将包括交替导电型层的半导体器件称为“超结半导体器件”。
技术介绍
超结M0SFET、即包括设有超结结构的漂移层的垂直功率M0SFET，已知作为超结半导体器件的一种。即使将超结半导体器件中的构成设有超结结构的漂移层的ρ型列和η型列中的杂质浓度设定成比相同击穿电压级别的一般的功率半导体器件中的杂质浓度更高，在器件的断开状态下耗尽层也会从P型列和η型列之间的ρη结扩大到两侧。在器件的断开状态下从P型列和η型列之间的ρη结扩大到两侧的耗尽层在低电场强度下使ρ型列和η型列耗尽。因此，可能对超结半导体器件提供较高的击穿电压。为了对超结半导体器件提供较高的击穿电压，P型列和η型列之间的电荷平衡很重要。换句话说，期望ρ型列和η型列所带电荷为相同程度。其结果是，超结半导体器件有助于将相对于击穿电压处于权衡关系的导通状态电阻减小成如下的值，该值不仅低得足以超越权衡关系所产生的极限而且低得足以超越材料的理论极限。下述专利文献1记载了本领域的技术人员所公知的用于制造超结结构的方法。专利文献1中记载的方法包括在呈低电阻的半导体衬底上生长外延层的步骤； 使抗蚀剂图案化的步骤；以及注入P型离子和η型离子以用于形成薄P型列和薄η型列的步骤。专利文献1中记载的方法重复了多次生长的步骤、图案化的步骤、以及注入的步骤， 直到获得期望厚度的P型列和期望厚度的η型列为止。为了良好地形成两者厚度都垂直于衬底表面的P型列和η型列，需要将薄ρ型列精确地置于已形成的ρ型列上，并将薄η型列精确地置于已形成的η型列上。换句话说，需要以高定位精度对准ρ型列和η型列。下面说明制造超结结构的传统方法，该方法重复多次外延生长的步骤、抗蚀剂图案化的步骤、以及离子注入的步骤，以期望的定位精度垂直于衬底表面地层叠P型列和η型列。首先，在呈低电阻的硅衬底上生长几ym的硅外延层(第一层)，并形成用于对用于离子注入的抗蚀剂进行图案化的对准标记。使用沟槽在划线上形成对准标记。将磷离子注入到整个外延层中。通过光刻形成用于界定硼离子注入区的抗蚀剂开口部，并通过抗蚀剂开口部注入硼离子。去除抗蚀剂并生长硅外延层(第二层)。然后，将磷离子注入到整个第二层中。然后，再次对用于界定硼离子注入区的抗蚀剂进行图案化。在第一层表面中形成并转印至第二层表面的初始对准标记被用作为如下的对准标记，该对准标记用于使抗蚀剂图案化以使第二层中的硼离子注入区正好位于第一层中的硼离子注入区上。如上所述，重复多次外延生长的步骤、抗蚀剂图案化的步骤、以及离子注入的步骤，以形成包括P型列和η型列的交替导电型层，该ρ型列和η型列位于相应准确的位置， 具有期望的厚度，并平行于衬底表面交替重复地排列，使得P型列和η型列彼此邻接。交替导电型层形成超结结构。下述专利文献2记载了本领域的技术人员公知的用于提高对准选择性离子注入区的精度的方法。专利文献2中记载的方法涉及用于对在低电阻的硅衬底上生长的硅外延层中形成的选择性离子注入区进行图案化的对准标记。该对准标记形成在硅外延层的表面中。专利文献2中记载的方法在第二层中与对准标记从第一层转印至第二层的位置不同的位置形成新对准标记。在第二层中与从第一层转印至第二层的对准标记位置不同的位置使用新对准标记，相比于使用从第一层转印至第二层的对准标记，可提高对准精度。专利文献2还记载了用于对因每个外延层生长而淡化的所转印的对准标记的边界进行尖锐化以使其对于有效的下一掩模对准足够清晰的蚀刻方法。专利文献3记载了优选将KOH用作蚀刻剂，以使淡化的对准标记边界变得尖锐化。日本未审查专利申请公开No.2001-119022日本未审查专利申请公开No.平5(1993)-343319日本未审查专利申请公开No.2008-130919如专利文献2所述，为了在第二层中与第一层中的对准标记的形成位置不同的位置形成对准标记以提高对准精度，需要增加用于在第二层中形成对准标记的新对准步骤。若使外延层生长速率低，则会减少在对准标记上产生的变形或淡化。其结果是，第二外延层表面中从初始对准标记转印的转印对准标记仅稍有变形或淡化。因此，转印对准标记高精度地用于在第二外延层和后继外延层上的对准而无需校正。在表现出高击穿电压的器件中，通过层叠许多外延层来形成其厚漂移层。若将外延生长速率设得低，则生长外延层将耗费过长的时间。因此，不希望低的外延生长速率。若在每次外延层生长后形成对准标记，则可以高精度进行对准，并使外延生长速率变高。然而，需要增加许多麻烦的对准步骤。
技术实现思路
鉴于以上的内容，期望消除如上所述的问题。还期望提供一种，其有助于提高外延生长速率而无需大幅增加制造步骤。根据本专利技术的第一方面，提供一种，该方法包括下述步骤(a)在第一导电型的重掺杂半导体衬底上生长外延层；(b)在外延层的表面上形成对准标记；(c)将第一导电型或第二导电型的杂质离子注入整个外延层；(d)通过光刻使抗蚀剂图案化，该抗蚀剂用于对外延层的选择性杂质离子注入；(e)通过经图案化的抗蚀剂，选择性地注入第二导电型或第一导电型的杂质离子；(f)重复多次包括步骤(a)、(c)、(d)、和(e)的步骤循环，用于形成具有所希望的4厚度的漂移层，所述漂移层包括具有第一导电型的第一列和第二导电型的第二列的交替导电型层，所述第一列和第二列垂直于衬底主面延伸，第一列和第二列平行于衬底主面地交替重复地排列，使得第一列和第二列彼此邻接；(g)在对用于选择性杂质离子注入的抗蚀剂进行图案化的同时，进行用于形成新对准标记的图案化；以及(h)将新对准标记形成在与之前的外延层中的对准标记的形成位置不同的位置，在每一个或每多个重复步骤循环中，在执行步骤(d)的同时执行步骤(g)，并且在每一个或每多个重复步骤循环中，在步骤(g)之后且在步骤(e)之前执行步骤 (h)。优选地，对准标记或新对准标记在半导体晶片的划线上的表面部分中形成，该半导体晶片在半导体衬底上包括一个或多个外延层，且对准标记或新对准标记包括深度为 0. 3μπι或更小的沟槽。根据本专利技术的第二方面，提供一种，该方法包括下述步骤(a)在第一导电型的重掺杂半导体衬底上生长无掺杂外延层；(b)在无掺杂外延层的表面上形成对准标记；(c)将第一导电型或第二导电型的杂质离子注入整个外延层；(d)通过光刻使抗蚀剂图案化，该抗蚀剂用于对外延层的选择性杂质离子注入；(e)通过经图案化的抗蚀剂，选择性地注入第二导电型或第一导电型的杂质离子；(f)重复多次包括步骤(a)、(c)、(d)、和(e)的步骤循环，用于形成具有所希望的厚度的漂移层，所述漂移层包括具有第一导电型的第一列和第二导电型的第二列的交替导电型层，第一列和第二列垂直于衬底主面延伸，第一列和第二列平行于衬底主面地交替重复排列，使得第一列和第二列彼此邻接；(g)通过各向同性蚀刻，对之前的无掺杂外延层的表面上的对准标记转印至的无掺杂外延层的表面进行蚀刻，在每一个或每多个循环中，在步骤(a)之后执行步骤(g)。优选的本文档来自技高网...

【技术保护点】
１．一种制造超结半导体器件的方法，该方法包括下述步骤：（ａ）在第一导电型的重掺杂半导体衬底上生长外延层；（ｂ）在所述外延层的表面上形成对准标记；（ｃ）将所述第一导电型或所述第二导电型的杂质离子注入整个外延层；（ｄ）通过光刻使抗蚀剂图案化，该抗蚀剂用于对所述外延层的选择性杂质离子注入；（ｅ）通过经图案化的所述抗蚀剂，选择性地注入所述第二导电型或所述第一导电型的杂质离子；（ｆ）重复多次包括所述步骤（ａ）、（ｃ）、（ｄ）、和（ｅ）的步骤循环，用于形成具有所希望的厚度的漂移层，所述漂移层包括具有所述第一导电型的第一列和所述第二导电型的第二列的交替导电型层，所述第一列和所述第二列垂直于衬底主面延伸，所述第一列和所述第二列平行于所述衬底主面地交替重复排列，使得所述第一列和所述第二列彼此邻接；（ｇ）在对用于所述选择性杂质离子注入的所述抗蚀剂进行图案化的同时，进行用于形成新对准标记的图案化；以及（ｈ）将所述新对准标记形成在与之前的外延层中的所述对准标记的形成位置不同的位置，在每一个或每多个重复步骤循环中，在执行所述步骤（ｄ）的同时执行所述步骤（ｇ），并且在所述每一个或每多个重复步骤循环中，在所述步骤（ｇ）之后且在所述步骤（ｅ）之前执行所述步骤（ｈ）。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：大井明彦，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：JP