LDMOS晶体管结构及其形成方法技术

本发明专利技术提供了一种LDMOS晶体管结构及其形成方法，所述LDMOS晶体管结构包括：具有第一掺杂类型的半导体衬底；覆盖所述半导体衬底的外延层，所述外延层具有与第一掺杂类型相反的第二掺杂类型；依次位于所述外延层上的栅介质层和栅电极，所述栅电极具有相对的第一侧和第二侧；位于所述栅电极第二侧的外延层中的体区，所述体区具有第一掺杂类型；位于所述体区中的源区，所述源区具有第二掺杂类型；位于所述栅电极第一侧的外延层中的漏区，所述漏区具有第二掺杂类型；位于所述漏区下方的半导体衬底中的埋层，所述埋层具有第二掺杂类型。本发明专利技术有利于降低单位面积的导通电阻，减小占用的芯片面积。

【技术实现步骤摘要】

本专利技术涉及半导体器件以及半导体工艺
，尤其涉及一种LDMOS晶体管结构及其形成方法。
技术介绍
横向扩散金属氧化物(LDM0Q作为一种通用的可集成在B⑶工艺中的高压器件， 目前已经广泛使用于多种高压芯片(HVIC)中。在基于LDMOS晶体管器件的B⑶工艺中， LDMOS晶体管是最核心的高压集成器件，其可以在高压芯片中作为高压开关使用。现有技术中，为了满足开关设计需求的电流能力，通常需要非常大的栅极沟道宽度来获得较低的导通电阻，从而使得LDMOS晶体管占用的面积较大，往往会占据整个芯片的一半以上的面积，甚至是三分之二的面积。因此，在满足关断耐压的前提下，对单位面积导通电阻(Rdson)的降低是LDMOS晶体管研究的主要方向，需要各种新的方法来有效地降低单位面积的导通电阻，以减少高压LDMOS晶体管所占用的面积、减小芯片的整体面积和芯片成本。
技术实现思路
本专利技术要解决的技术问题是提供一种高压LDMOS晶体管结构及其形成方法，降低单位面积的导通电阻，减小占用的芯片面积。为解决上述技术问题，本专利技术提供了一种LDMOS晶体管的形成方法，包括提供半导体衬底，所述半导体衬底具有第一掺杂类型；在所述半导体衬底中形成埋层，所述埋层具有与第一掺杂类型相反的第二掺杂类型；生长外延层，所述外延层生长于所述半导体衬底和埋层的表面且具有第二掺杂类型；在所述外延层上依次形成栅介质层和栅电极，所述栅电极具有相对的第一侧和第二侧，其中第一侧靠近所述埋层；在所述栅电极第二侧的外延层中形成体区，所述体区具有第一掺杂类型；在所述体区中形成源区，在所述埋层上方的外延层中形成漏区，所述源区和漏区具有第二掺杂类型。可选地，在形成所述外延层之后，所述形成方法还包括对所述埋层上方的外延层进行离子注入，在所述埋层上方的外延层中形成漏极拾取区，所述漏极拾取区包围漏区且具有第二掺杂类型。可选地，所述漏极拾取区延伸至与所述埋层相接。可选地，在形成所述栅介质层和栅电极之后，形成所述体区之前，所述形成方法还包括对所述栅电极第一侧的外延层进行离子注入，在所述栅电极的第一侧和所述埋层之间的外延层上形成具有第一掺杂类型的顶层掺杂区。可选地，在形成所述源区和漏区之后还包括对所述体区进行离子注入，在所述体区中形成具有第一掺杂类型的体区引出极。本专利技术还提供了一种LDMOS晶体管结构，包括具有第一掺杂类型的半导体衬底；生长于所述半导体衬底的外延层，所述外延层具有与第一掺杂类型相反的第二掺杂类型；依次位于所述外延层上的栅介质层和栅电极，所述栅电极具有相对的第一侧和第二侧；位于所述栅电极第二侧的外延层中的体区，所述体区具有第一掺杂类型；位于所述体区中的源区，所述源区具有第二掺杂类型；位于所述栅电极第一侧的外延层中的漏区，所述漏区具有第二掺杂类型；其特征在于，还包括位于所述漏区下方的半导体衬底中的埋层，所述埋层具有第二掺杂类型。可选地，所述LDMOS晶体管结构还包括位于所述埋层上方的外延层中的漏极拾取区，所述漏极拾取区包围所述漏区且具有第二掺杂类型。可选地，所述漏极拾取区延伸至与所述埋层相接。可选地，所述LDMOS晶体管结构还包括位于所述栅电极第一侧与所述漏区之间的外延层中的顶层掺杂区，所述顶层掺杂区具有第一掺杂类型。可选地，所述LDMOS晶体管结构还包括位于所述体区中的体区引出极，所述体区引出极具有第一掺杂类型。与现有技术相比，本专利技术具有以下优点本专利技术实施例的LDMOS晶体管结构及其形成方法中，在漏极下方的半导体衬底中还形成有掺杂类型与漏区相同的埋层，使得电流路径得到优化，漂移区电流密度增大，从而有效地降低了导通电阻。进一步地，本专利技术实施例的LDMOS晶体管结构及其形成方法中，在埋层上方的外延层中还形成有包围漏区的漏极拾取区，其掺杂类型与漏区相同，有利于进一步降低导通电阻。附图说明图1是本专利技术实施例的LDMOS晶体管的形成方法的流程示意图；图2至图9是本专利技术实施例的LDMOS晶体管的形成方法中各步骤的剖面结构示意图。具体实施例方式现有技术的LDMOS晶体管可以通过增大栅极沟道宽度来降低导通电阻，但是该方法会导致LDMOS晶体管占用芯片面积过大，如何进一步降低单位面积的导通电阻是现有技术中LDMOS晶体管所追求的主要目标。本专利技术实施例的LDMOS晶体管结构及其形成方法中，在漏极下方的半导体衬底中还形成有掺杂类型与漏区相同的埋层，使得电流路径得到优化，漂移区电流密度增大，从而有效地降低了单位面积导通电阻。进一步地，本专利技术实施例的LDMOS晶体管结构及其形成方法中，在埋层上方的外延层中还形成有包围漏区的漏极拾取区，其掺杂类型与漏区相同，有利于进一步降低导通电阻。下面结合具体实施例和附图对本专利技术作进一步说明，但不应以此限制本专利技术的保护范围。图1示出了本专利技术实施例的LDMOS晶体管的形成方法的流程示意图，包括步骤S11，提供半导体衬底，所述半导体衬底具有第一掺杂类型；步骤S12，在所述半导体衬底中形成埋层，所述埋层具有与第一掺杂类型相反的第二掺杂类型；步骤S13，生长外延层，所述外延层生长于所述半导体衬底和埋层的表面且具有第二掺杂类型；步骤S14，在所述外延层上依次形成栅介质层和栅电极，所述栅电极具有相对的第一侧和第二侧，其中第一侧靠近所述埋层；步骤S15，在所述栅电极第二侧的外延层中形成体区，所述体区具有第一掺杂类型；步骤S16，在所述体区中形成源区，在所述埋层上方的外延层中形成漏区，所述源区和漏区具有第二掺杂类型。图2至图9示出了本实施例的LDMOS晶体管的形成方法的各步骤的剖面结构示意图，下面结合图1和图2至图9对本实施例进行详细说明。结合图1和图2，执行步骤S11，提供半导体衬底10，半导体衬底10具有第一掺杂类型。半导体衬底10可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底，本实施例采用的是硅衬底。本实施例中，第一掺杂类型具体为P型，即半导体衬底10中具有P型的掺杂离子， 如硼离子、铟离子等。结合图1和图3，执行步骤S12，在半导体衬底10中形成埋层11，埋层11具有与第一掺杂类型相反的第二掺杂类型。本实施例中，第二掺杂类型具体为N型掺杂，即埋层11 为N型掺杂的。埋层11的形成方法可以包括在半导体衬底10的表面形成光刻胶层(图中未示出)；使用光刻工艺对光刻胶层进行图形化，定义出埋层11的图形；以图形化后的光刻胶层为掩膜，对半导体衬底10进行离子注入，本实施例中注入离子为N型离子，如磷离子、砷离子等，从而形成N型掺杂的埋层11 ；之后使用灰化(ashing)等方法去除上述图形化后的光刻胶层。虽然本实施例中使用离子注入法形成了埋层11，但是，应当理解的是，在其他具体实施例中，埋层11的形成方法还可以是扩散等。结合图1和图4，执行步骤S13，形成外延层12，外延层12覆盖半导体衬底10和埋层11的表面且具有第二掺杂类型。本实施例中，外延层12具体为N型掺杂的，其形成方法可以是外延生长。需要说明的是，在外延生长形成外延层12的过程中，半导体衬底10中的埋层11 会向上扩散至外延层12中，具体如图4所示。接下来参考图5，本实施例中，在形成外延层12之后，还对埋层11上方的外延层 12进行离子注入，注入的离本文档来自技高网...

【技术保护点】
１．一种ＬＤＭＯＳ晶体管的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底具有第一掺杂类型；在所述半导体衬底中形成埋层，所述埋层具有与第一掺杂类型相反的第二掺杂类型；生长外延层，所述外延层生长于所述半导体衬底和埋层的表面且具有第二掺杂类型；在所述外延层上依次形成栅介质层和栅电极，所述栅电极具有相对的第一侧和第二侧，其中第一侧靠近所述埋层；在所述栅电极第二侧的外延层中形成体区，所述体区具有第一掺杂类型；在所述体区中形成源区，在所述埋层上方的外延层中形成漏区，所述源区和漏区具有第二掺杂类型。

【技术特征摘要】

【专利技术属性】
技术研发人员：吕宇强，王艳颖，杨海波，
申请(专利权)人：上海先进半导体制造股份有限公司，
类型：发明
国别省市：31