堆叠式多芯片封装结构制造技术

一种堆叠式多芯片封装结构，包括有：一基板、三芯片、一黏胶层及一间隔件。其中，基板上具有复数焊垫；第一芯片包括具有一焊垫的主动面及背面，其背面黏贴于基板上；第二芯片包括具有一焊垫的主动面及背面，其背面以交叉错位方式黏贴于第一芯片的主动面上，使第一芯片的焊垫可显露于外；黏胶层形成于第二芯片的主动面上；间隔件则以与第二芯片相互对齐方式黏贴于黏胶层上；第三芯片包括具有一焊垫的主动面及背面，其背面黏贴于间隔件上。由此，可缩小整体封装结构的芯片间的悬空间距，降低打线时芯片断裂的风险。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是关于一种半导体芯片封装结构，尤其指一种适用于堆叠式多芯片封装结构。
技术介绍
将多个半导体芯片封装于一个封装体中，可提高电子组件的密度，缩短电子组件间的电性连接路径，此种封装体不仅可减少多个芯片使用上所占用的体积，更可提高整体的性能。而多个半导体芯片堆叠封装技术中，多个相同尺寸芯片的堆叠封装技术是常见的封装技术。请参阅图1，为公知的堆叠式多芯片封装结构的剖面示意图，其堆叠式多芯片封装结构1是在一基板11上，依序将芯片12以具有焊垫121的主动面朝上方式堆叠起来，使焊垫121显露出来，而相邻的芯片12间则以一间隔件13(spaCe)隔开一预定高度，以供导线 14电连接芯片12上的焊垫121与基板11上的焊垫111。如图1所示，此种堆叠式多芯片封装结构1以垂直的堆叠方式，为了提供导线14 的安全弧高，间隔件13的高度需高于导线14的弧高，因而当芯片12的堆叠层数较多时， 其整体封装高度不易降低，导致封装结构所占体积较大，不符轻薄短小的需求，并非十分理术g；ο请参阅图2，是另一公知的堆叠式多芯片封装结构的剖面示意图，其第一芯片22 的背面黏贴于基板21上，第二芯片23的背面则以交叉错位方式右移黏贴于第一芯片22的主动面上，使第一芯片22的焊垫221显露于外；间隔件25则以交叉错位方式右移黏贴于第二芯片23的主动面上，使第二芯片23的焊垫231显露于外。第三芯片沈的背面以交叉错位方式左移黏贴于间隔件25上，而第四芯片27的背面则以交叉错位方式右移黏贴于第三芯片沈的主动面上，使第三芯片沈的焊垫261显露于外。此外，每一芯片22、23、26、27的主动面上的焊垫221、231、沈1、271皆有一导线观1、观2、观3、284分别对应电连接于基板21 上的复数焊垫211、212、213、214。此外，该些芯片22、23、26、27与间隔件25相互间皆是由一黏晶胶四黏贴。如图2所示，此种堆叠式多芯片封装结构2必需将间隔件25位置往外移，以使第二芯片23的焊垫231显露于外，避开打线的作业范围，因而会产生芯片悬空间距Wl过大的风险，导致打线时芯片容易断裂，亦非十分理想，尚有改善空间。创作人原因于此，本着积极专利技术创作的精神，亟思一种可以解决上述问题的「堆叠式多芯片封装结构」，几经研究实验终至完成本技术。
技术实现思路
本技术的目的在于提供一种堆叠式多芯片封装结构，以能利用芯片与间隔件相互对齐的堆叠方式，将部分导线埋入黏胶层内，缩小整体封装结构的芯片间的悬空间距， 可降低打线时芯片断裂的风险，并且达到轻薄短小的需求。3为实现上述目的，本技术提供的堆叠式多芯片封装结构包括一基板，包括有复数焊垫；一第一芯片，包括有一焊垫的一主动面及相对的一背面，该第一芯片的该背面黏贴于该基板；一第二芯片，包括有一焊垫的一主动面及相对的一背面，该第二芯片的该背面以交叉错位方式黏贴于该第一芯片的该主动面，使该第一芯片的该焊垫显露于外；一黏胶层，形成于该第二芯片的该主动面；一间隔件，以与该第二芯片相互对齐方式黏贴于该黏胶层上；以及一第三芯片，包括有一焊垫的一主动面及相对的一背面，该第三芯片的该背面黏贴于该间隔件。所述的堆叠式多芯片封装结构，其中还包括有一第四芯片，包括有一焊垫的一主动面及相对的一背面，该第四芯片以交叉错位方式黏贴于该第三芯片的该主动面，使该第三芯片的该焊垫显露于外。所述的堆叠式多芯片封装结构，其中该第四芯片与该第二芯片相互对齐。所述的堆叠式多芯片封装结构，其中该第三芯片与该第一芯片相互对齐。所述的堆叠式多芯片封装结构，其中该黏胶层并部分包覆电连接于该第二芯片的该焊垫与该基板的该焊垫的一导线。所述的堆叠式多芯片封装结构，其中该黏胶层为一薄膜覆盖导线胶层。所述的堆叠式多芯片封装结构，其中该第一芯片的该背面由一黏晶胶黏贴于该基板上。所述的堆叠式多芯片封装结构，其中该基板为一印刷电路板。所述的堆叠式多芯片封装结构，其中该间隔件延伸设于该第三芯片的该焊垫的背所述的堆叠式多芯片封装结构，其中该间隔件的一侧并形成一凹口。综上所述，本技术的堆叠式多芯片封装结构，其间隔件可避开打线的作业时， 会产生芯片悬空间距Wl过大的风险，降低打线时芯片容易断裂的风险。附图说明图1是公知的堆叠式多芯片封装结构的剖面示意图。图2是另一公知的堆叠式多芯片封装结构的剖面示意图。图3是本技术第一较佳实施例的堆叠式多芯片封装结构的剖面示意图。图4是本技术第二较佳实施例的堆叠式多芯片封装结构的剖面示意图。图5是本技术第三较佳实施例的堆叠式多芯片封装结构的剖面示意图。附图中主要组件符号说明1堆叠式多芯片封装结构；11基板；111焊垫；12芯片；121焊垫；13间隔件；14导线；2堆叠式多芯片封装结构；21基板；211焊垫；212焊垫；213焊垫；214焊垫；22 ；第一芯片；221焊垫；23第二芯片；231焊垫；25间隔件；洸第三芯片；261焊垫；27第四芯片；271 焊垫；281导线；282导线；283导线；284导线；29黏晶胶；Wl间距；3、4、5堆叠式多芯片封装结构；31基板；311焊垫；312焊垫；313焊垫；314焊垫；32第一芯片；321焊垫；33第二4芯片；331焊垫；；34黏胶层；35、；351、；352间隔件；353凹口 ；36第三芯片；361焊垫；37第四芯片；371焊垫；411导线；412导线；413导线；414导线；42黏晶胶；W2间距。具体实施方式本技术的堆叠式多芯片封装结构，包括有一基板、一第一芯片、一第二芯片、 一黏胶层、一间隔件及一第三芯片。其中，基板上具有复数焊垫；第一芯片包括具有一焊垫的一主动面及相对的一背面，第一芯片的背面黏贴于基板上；第二芯片包括具有一焊垫的一主动面及相对的一背面，第二芯片的背面以交叉错位方式黏贴于第一芯片的主动面上， 使第一芯片的焊垫可显露于外；黏胶层形成于第二芯片的主动面上；间隔件则以与第二芯片相互对齐方式黏贴于黏胶层上；第三芯片包括具有一焊垫的一主动面及相对的一背面， 第三芯片的背面以交叉错位方式黏贴于间隔件上。本技术可还包括有一第四芯片，第四芯片包括具有一焊垫的一主动面及相对的一背面，第四芯片是以交叉错位方式黏贴于第三芯片的该主动面，使第三芯片的焊垫显露于外。换言之，本技术可采用间隔件与芯片相互对齐方式黏贴于黏胶层上，因而可使第四芯片与第二芯片相互对齐，第三芯片与第一芯片相互对齐，本技术的堆叠方式可缩小整体封装结构的芯片间的悬空间距，降低打线时芯片断裂的风险。上述黏胶层可部分包覆电连接于第二芯片的焊垫与基板的焊垫的一导线，亦即部分该导线是被黏胶层所包覆。上述黏胶层可为一薄膜覆盖导线胶层(Film On Wier Tape)或其它等效结构的黏胶层。上述第一芯片的背面可由一黏晶胶(paste)或其它等效结构的胶层黏贴于基板上。上述基板可为一印刷电路板(Printed Circuit Board)或其它等效结构的电路板。以下结合附图和实施例对本技术作详细说明。请参阅图3，是本技术第一较佳实施例的堆叠式多芯片封装结构的剖面示意图，本实施例的堆叠式多芯片封装结构3包括有一基板31、一第一芯片32、一第二芯片 33、一黏胶层34、一间隔件35、一第本文档来自技高网...

【技术保护点】
１．一种堆叠式多芯片封装结构，其特征在于，包括：一基板，包括有复数焊垫；一第一芯片，包括有一焊垫的一主动面及相对的一背面，该第一芯片的该背面黏贴于该基板；一第二芯片，包括有一焊垫的一主动面及相对的一背面，该第二芯片的该背面以交叉错位方式黏贴于该第一芯片的该主动面，使该第一芯片的该焊垫显露于外；一黏胶层，形成于该第二芯片的该主动面；一间隔件，以与该第二芯片相互对齐方式黏贴于该黏胶层上；以及一第三芯片，包括有一焊垫的一主动面及相对的一背面，该第三芯片的该背面黏贴于该间隔件。

【技术特征摘要】
1.一种堆叠式多芯片封装结构，其特征在于，包括一基板，包括有复数焊垫；一第一芯片，包括有一焊垫的一主动面及相对的一背面，该第一芯片的该背面黏贴于该基板；一第二芯片，包括有一焊垫的一主动面及相对的一背面，该第二芯片的该背面以交叉错位方式黏贴于该第一芯片的该主动面，使该第一芯片的该焊垫显露于外；一黏胶层，形成于该第二芯片的该主动面；一间隔件，以与该第二芯片相互对齐方式黏贴于该黏胶层上；以及一第三芯片，包括有一焊垫的一主动面及相对的一背面，该第三芯片的该背面黏贴于该间隔件。2.如权利要求1所述的堆叠式多芯片封装结构，其特征在于，还包括有一第四芯片，包括有一焊垫的一主动面及相对的一背面，该第四芯片以交叉错位方式黏贴于该第三芯片的该主动面，使该第三芯片的该焊垫显露于外。3.如权利要求2所述的堆叠式多芯片封装结构，其特征在于，...

【专利技术属性】
技术研发人员：陈有增，蔡和洁，张郁雯，蔡嘉真，刘智铭，段吉运，张家荣，刘耿宏，萧中平，
申请(专利权)人：坤远科技股份有限公司，
类型：实用新型
国别省市：71