本发明专利技术公开了一种利用经处理的硬罩幕制造半导体元件的闸极电极的方法。首先，提供复晶硅闸极电极层于基材上。在一实施例中，对前述复晶硅闸极电极层进行一处理，以将一物种导入至复晶硅闸极电极层内，并于复晶硅闸极电极层内形成一电性中和区。然后，形成限定厚度的硬罩幕层于经处理的复晶硅闸极电极层上。在图案化硬罩幕层以及经处理的复晶硅闸极电极层以形成闸极结构后，对基材进行倾斜角离子植入步骤。
【技术实现步骤摘要】
本专利技术涉及一种半导体元件的制造方法，特别是涉及一种。
技术介绍
随着技术节点缩减，在某些集成电路(integrated circuit ；IC)设计中，有需要利用金属闸极取代传统的复晶硅闸极电极，以利于特征尺寸缩减的情况下，改善元件效能。 提供金属闸极结构(例如包括金属闸极电极而非复晶硅)，则提供了一个解决方案。形成金属闸极堆叠(gate stack)结构的工艺之一，称为「闸极后置(gate last)」工艺，其是于工艺「最后(last)」制作最后的闸极堆叠结构，以减少后续工艺步骤的数量，而后续工艺步骤包括在形成闸极后必须要进行的高温处理。此外，随着晶体管尺寸的缩减，闸极氧化层的厚度必须缩减，在闸极长度缩短的情况下，维持效能。为了减少闸极漏电，可使用高介电常数 (highdielectric constant ；high—k)间极绝缘层增力口物理厚度(physical thicknesses)， 但其有效厚度则维持与习知较大的技术节点所使用的闸极氧化层厚度相同。要实现上述互补式金氧半导体的特征与工艺，仍存在一些挑战。随着技术节点持续缩减，尤其缩减至22纳米(nm)技术节点或更低，闸极堆叠结构之间的间隙也随之缩减， 而这会影响到口袋(pocket)区/轻掺杂源极/汲极(lightlydoped source/drain ；LDD) 区的工艺。在闸极堆叠结构上方加上厚硬罩幕时，会增加闸极堆叠结构的总厚度，使得前述问题更糟。习知的硬罩幕层需要具有厚的厚度，在利用硼植入工艺形成LDD区时，硬罩幕层可避免硼植入复晶硅闸极电极。因为硼带正电荷，要移除复晶硅闸极电极内的硼物种相当困难。故于习知工艺中需要使用厚硬罩幕层，以避免硼植入复晶硅闸极电极。然而，进行口袋区/LDD区的植入工艺时，厚硬罩幕层会加剧其遮蔽效应(shadowingeffects)。因此，亟需提供一种能不使用厚硬罩幕层、又可轻易加以移除的复晶硅闸极电极。
技术实现思路
因此，本专利技术的一态样是在提供一种，其包括提供一基材。接着，形成间极电极层于基材上。然后，对前述间极电极层进行一处理，以将一物种导入至间极电极层内。之后，形成硬罩幕层于经处理的复晶硅闸极电极层上。应用本专利技术的，其硬罩幕层因具有限定厚度，且闸极电极层的至少一部分转变为电中性层可中和硼掺质穿过硬罩幕层而产生的正电荷，使得后续进行口袋区/LDD区的植入工艺时，避免产生硬罩幕层的遮蔽效应。附图说明为了让本专利技术的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下图1是根据本揭露内容的各种观点说明集成电路元件的制造方法的流程图；以及图2至图10是根据图1的方法说明不同工艺阶段、多个实施例的集成电路元件的剖面示意图。主要附图标记说明100 方法102 形成闸极电极层于基材上的步骤104 对闸极电极层进行处理的步骤106 形成硬罩幕层于经处理的闸极电极层上的步骤200 半导体元件210 基材212:隔离区214 闸极介电层216 闸极电极层216’ 电中性层218 硬罩幕层具体实施例方式可以理解的是，以下揭露内容提供许多不同的实施例或例示，以实施本专利技术的不同特征。以下所述的构件与排列的特定例示用以简化本揭露内容。当然，这些例示仅为举例说明，并非用以限制本专利技术。举例而言，说明书中，第一特征形成于第二特征上或其上方，可能包括第一特征以直接接触的方式形成于第二特征上的实施例，也可能包括第一特征与第二特征之间形成其它额外特征、以至于第一特征以非直接接触的方式形成于第二特征上的实施例。此外，本揭露可能会在不同例示中重复使用图号和/或字母符号。此重复使用的目的是为了简要清楚说明，其本身并不指定所讨论的各种实施例和/或配置之间的关系。请参阅图1以及图2至图9，其是综合说明半导体元件200及其制造方法100。 半导体元件200说明集成电路，或其一部分至少包含记忆胞和/或逻辑线路。半导体元件200可包括多个被动构件、多个主动构件、其它适合的构件、和/或上述的组合，前述的被动构件例如可为电阻(resistors)、电容(capacitors)、电感(inductors)和/或保险丝(fuses)，而前述的主动构件例如可为P型通道场效晶体管(P-charmel field effect transistors ；PFETs)、N型通道场效晶体管(NFETs)、金氧半导体场效晶体管 (metal-oxide-semiconductor field effect transistors ;M0SFETs)、互补式金氧半导体晶体管(complementarymetal-oxi de-semi conductor transistors ；CMOSs)、高压晶体管禾口 /或高频晶体管。可以理解的是，为了实施此方法100的其它实施例，可以在此方法100之前、之中和/或之后，提供额外的步骤，而以下所述的一些步骤可被取代或排除。可以进一224偏移间隙壁226凹陷228=N型应变源极/230保护层232=N型轻掺杂源极234:P型口袋区236凹陷238保护层240=P型应变源极/ 242:P型轻掺杂源极244:N型口袋区240A =PMOS 元件240B =NMOS 元件步理解的是，为了实施半导体元件200的其它实施例，在半导体元件200中可加入额外的特征，而以下所述的一些特征可被取代或排除。请参阅图1以及图2至图9，此方法100是自方块102开始，其是提供一基材210。 在本实施例中，基材210为包含硅的半导体基材。另一种方式，基材210至少包含元素半导体、化合物半导体、合金半导体，其中前述的元素半导体包括结晶态的硅和/或锗，前述的化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟，而前述的合金半导体包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化铝镓(AWaAs)、砷化铟镓(GaInAs)、磷化铟镓(fe^nP)和/或磷砷化铟镓(GaInAsP)或上述的任意组合。前述的合金半导体可具有梯度分布的硅锗特征(gradient SiGe feature)，其中梯度分布的硅锗特征硅锗组成可以从某一位置处的一种比例，变化至另一位置的另一比例。硅锗合金可形成于硅基材上。硅基材可为应变型(strained)。再者，半导体基材可以是绝缘层上半导体 (semiconductor on insulator ；SOI) 0在某些例子中，半导体基材可包括经掺杂磊晶层。 在其它例子中，硅基材可包括多层的化合物半导体结构。根据习知技术在设计上的需求(例如P型井或N型井)，基材210可包括各种不同掺杂区。这些掺杂区可利用P型掺质和/或N型掺质，其中P型掺质例如可为硼或二氟化硼(BF2), N型掺质例如可为磷或砷。掺杂区可直接形成于基材210上、P型井结构内、N 型井结构内、双井结构内、或利用增高(raised)结构。半导体基材210还可包括各种主动区，例如配置成N型金氧半导体晶体管(N-type MOS ；NM0S)元件的区域以及配置成P型金氧半导体晶体管(PM0Q元件的区域。可以理解的是，可利用CMOS技术工艺形成半导体元件200，故此处不另细述部分工艺。例示的隔离区212形成于基材210本文档来自技高网...
【技术保护点】
１．一种利用经处理的硬罩幕制造半导体元件的闸极电极的方法，其特征在于，至少包含：提供一基材；形成一闸极电极层于该基材上；对该闸极电极层进行一处理，以将一物种导入至该闸极电极层内，并于该闸极电极层内或该闸极电极层的一上部形成一电性中和区；形成一硬罩幕层于经处理的该闸极电极层；以及图案化该硬罩幕层、经处理的该闸极电极层以及该闸极电极层。
【技术特征摘要】
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【专利技术属性】
技术研发人员：叶明熙，徐帆毅，林舜武，欧阳晖，杨棋铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71
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