用于制造半导体器件的方法技术

本发明专利技术提供了一种用于制造半导体器件的方法，包括：在待蚀刻的半导体衬底上沉积一有机介电层(501)；在有机介电层上形成一硬掩膜层(502)；在硬掩膜层上涂覆一光致抗蚀剂层(503)；以及对光致抗蚀剂层执行构图工艺以形成图案(504)。其中，所述形成硬掩膜层包括：在有机介电层上形成第一硬掩膜；以及在第一硬掩膜上形成第二硬掩膜。根据本发明专利技术的用于制造半导体器件的方法，不仅能够扩大光刻的DOF和工艺窗口，而且还能够得到较好的沟槽AEI顶视条痕和较好的VBD特性，从而改善半导体器件的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造工艺，具体而言，涉及一种用于铜(Cu)互连技术中以扩大光刻/蚀刻窗口的包含双硬掩膜层(dual-hard-mask layer)的三层掩膜层的形成方法。
技术介绍
近年来，等离子体蚀刻作为一种半导体制造工艺而被广泛用于定义硅集成电路的结构。在Cu互连工艺中，由于Cu较难蚀刻，所以通常利用等离子体蚀刻在层间介电层(ILD) 中蚀刻出通孔或沟槽以将金属填入其中从而实现导电性互连(大马士革法)。一般而言， ILD由基于二氧化硅的材料构成。更先进的电介质包含氟和其他掺杂剂以减小介电常数，另外，也可以使用其他电介质混合物。常规光刻工艺将通常为平面的光致抗蚀剂(PR)层沉积到没有图案的、中间可能含有抗反射涂层(ARC)的氧化物上。按照期望的图案对I3R进行光学构图，之后对其进行显影以除去正光刻胶中未曝光的I3R或负光刻胶中被曝光的ra。然后，将构图后的I3R作为掩膜，用于蚀刻其中可能含有ARC的氧化物的后续工艺中。目前，电介质蚀刻工艺已经发展成为能够在氧化物和PR之间提供合理的蚀刻选择比的工艺。在超大规模数字集成电路中，所使用的晶体管一般是互补金属氧化物半导体 (CMOS)场效应晶体管。随着逻辑CMOS工艺继续急剧缩小至65nm节点或45nm节点甚至更小，ILD中的通孔或沟槽等的横向特征尺寸也不断缩小，其宽度现在已减小到IOOnm以下。一方面，ILD厚度固定保持在1 μ m左右，并且还存在许多需要3 μ m厚或更厚的氧化物的结构。于是，由于在氧化层中蚀刻出的通孔或沟槽需要较高的深高比而使得光刻和蚀刻技术面临新的难题。为了保持光学构图的聚焦深度(DOF)，PR的厚度不应该比氧化层中定义的特征尺寸(例如，上面实例中的IOOnm)大。因而，如果掩膜要想保留到通孔蚀刻完成之前，则蚀刻选择比(即，氧化物蚀刻速率与I3R蚀刻速率之比)必须大于或等于10。 然而，I3R—般为软有机材料，因而难以在深高比大的通孔或沟槽中获得垂直形貌的同时又获得高的I3R选择比。另一方面，为了获得更加精细的图案，目前的研究工作也开始专注于研发新的曝光设备。虽然已普遍采用KrF(248nm)和ArF(193nm)作为曝光光源，但也已尝试使用具有更短波长的光源，例如&(15711111)或极紫外线(EUV) (13nm)，并且尝试增加透镜的数值孔径 (NA)。然而，如果使用较短波长的光源则需要新的曝光设备，从而导致制造成本增大。同时， 虽然增大NA可使分辨率提高，但这也会导致DOF减小。为了解决上述问题，一种新的光刻技术便应运而生。传统的光刻技术是干法光刻技术，其使用折射率为1.0的空气作为曝光透镜与表面涂覆有I3R的晶片之间的曝光光束通过的介质，而新的光刻技术则使用折射率大于1. 0的水或有机溶剂，且通常将表面涂覆有I3R的晶片浸没于其中，因而也被称为“浸没式光刻技术”。浸没式光刻技术通过增大曝光透镜与待曝光的晶片之间的浸没介质的折射率来获得与增大曝光系统的NA相同的成像效果。经实验证明，ArF(193nm)浸没式光刻(η =1.05- 1. 23)与F2(157nm)干法光刻(NA = 0. 85 0. 93)具有几乎相同的成像性能。近来，为弥补I3R厚度的不足，已开始在蚀刻工艺中采用三层掩膜(tri-layer mask)技术，即，另外增加一硬掩膜层，先将光刻胶的图案转印到硬掩膜层上，然后再以硬掩膜层作为掩膜来蚀刻出通孔或沟槽。由于硬掩膜层的材质通常较硬，因此可以承受持续时间较长的蚀刻而不会受到损伤。另外，与单层I3R掩膜不同，三层掩膜层不易脱落，所以无需返工(rework)。目前所采用的三层掩膜层通常包括光致抗蚀剂层、硬掩膜层和有机介电层 (ODL)。现有技术中，一般仅选择含硅抗反射涂层(Si-ARC)、低温氧化物(LTO)和无定形碳其中之一来构成硬掩膜层，即，单硬掩膜层。在这三者当中，无定形碳价格最贵，且由于其具有多孔性、质地疏松，因此在光刻和蚀刻工艺之后通过灰化工艺去除光刻胶时容易被损坏， 如果改采用酸溶液清洗来去除光刻胶，则由于无定形碳的多孔性质，酸溶液又容易残留在无定形碳中，从而进一步伤及到下层已形成好的半导体器件的其他结构，所以通常情况下不使用无定形碳来构成硬掩膜。Si-ARC是一种抗反射涂层且有益于增大光刻的D0F，但容易将I3R条痕转印(transfer)到图案中。LTO较之于其他两者要硬，所以不易将I3R条痕转印到图案中。图IA是示出了仅选择Si-ARC作为单硬掩膜层的三层掩膜层(现有技术1)的示意性剖面图，而图IB是示出了仅选择LTO作为单硬掩膜层的三层掩膜层(现有技术2)的示意性剖面图。如图IA中所示，在制备好的CMOS晶体管的前端器件顶层110上提供一介电层 101，例如为台阶覆盖性极佳的未掺杂硅玻璃(USG)。接着，在USG上提供一低k材料层102， 例如为黑钻，用于减小寄生电容，从而减小RC延迟。然后，在低k材料层102上通过化学气相沉积(CVD)法沉积一正硅酸乙酯(TEOS)层103，用于在等离子体蚀刻时保护介电层表面不受等离子体轰击损伤。以上三层均用作金属互连的ILD 120，用于使器件与之后形成的金属互连层隔离。接下来，在ILD 120的顶层表面上旋涂一 ODL层104。之后，在ODL层104 上旋涂一 Si-ARC层105。最后，在Si-ARC层105上旋涂一 I3R层106，并对其执行构图工艺以使其形成图案。这样，形成了留待后续工艺例如蚀刻工艺中使用的以Si-ARC作为硬掩膜层的三层掩膜层。如图IB中所示，如上所述地在制备好的CMOS晶体管的前端器件顶层110上形成用于金属互连的ILD 120 ( S卩，介电层101、低k材料102和TEOS 103)。之后，与图IA所示相同，在ILD的顶层表面上旋涂一 BARC层104’，例如为NFC(产品名称)，其是一种有机材料，具有较佳的填充能力和抗反射能力，可以作为通孔的填孔材料和光刻的抗反射材料， 是三层掩膜法制程中必不可少的。之后，在低温下进行氧化，从而在BARC层104’上形成一 LTO层105，。最后，在LTO层105，上旋涂一 I3R层106，并对其执行构图工艺以使其形成图案。这样，形成了留待后续工艺例如蚀刻工艺中使用的以LTO作为硬掩膜层的三层掩膜层。图2A是威布尔(Weibull)分布图，示出了采用现有技术1和现有技术2处理的 ILD的击穿电压(VBD)特性，并且图2B和图2C是分别示出了采用现有技术1和现有技术2 制作的沟槽的扫描电子显微镜(SEM)顶视图。如图2A中所示，采用Si-ARC作为硬掩膜层制作的器件的Vbd约为18伏且不到 20伏，而采用LTO作为硬掩膜层制作的器件的Vbd约为24 25伏。由于晶体管的击穿电压越高说明晶体管的性能越好，显然，后者的VBD特性要优于前者。从图2B和图2C中可看出，前者的AEI CD线条边缘较为模糊，而后者的线条边缘较为平直，这说明前者沟槽的侧壁形貌较之于后者的要差，即是说，前者的沟槽底部比较圆，侧壁倾斜。因此，由于实际制造工艺中期望沟槽侧壁具有垂直的形貌，所以常规光刻和蚀刻工艺中通常选择由LTO构成硬掩膜层。然而，在浸没式光刻技术中，如果浸没的ra在未涂覆本文档来自技高网...

【技术保护点】
１．一种用于制造半导体器件的方法，包括：在半导体衬底上沉积一有机介电层；在所述有机介电层上形成一硬掩膜层；在所述硬掩膜层上涂覆一光致抗蚀剂层；以及对所述光致抗蚀剂层执行构图工艺以形成图案，其中，所述形成硬掩膜层包括：在所述有机介电层上形成第一硬掩膜；以及在所述第一硬掩膜上形成第二硬掩膜。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙武，尹晓明，黄怡，武咏琴，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31