存储器件及其制造方法技术

本发明专利技术公开了一种存储器件及其制造方法，所述存储器件包括在半导体层中形成的MOSFET，以及位于MOSFET下方的电容器结构，所述电容器结构包括两个电容器电极，所述MOSFET的源区和漏区之一与所述两个电容器电极之一电连接，其中，所述电容器结构包括交替堆叠的多个第一叠层电容器和多个第二叠层电容器，所述多个第一叠层电容器和所述多个第二叠层电容器各自包括上极板、下极板和夹在二者之间的电介质层，所述多个第一叠层电容器和所述多个第二叠层电容器通过所述两个电容器电极并联连接，并且所述多个第一叠层电容器中的每一个的下极板与位于其下方的第二叠层电容器的上极板由公共的第一电极层形成，所述多个第二叠层电容器中的每一个的下极板与位于其下方的第一叠层电容器的上极板由公共的第二电极层形成，其中，所述第一电极层和所述第二电极层由不同的导电材料组成。

【技术实现步骤摘要】

本专利技术涉及一种，更具体地涉及一种包含集成电容器的嵌入式。
技术介绍
在诸如移动电话等应用领域，包含集成电容器的嵌入式存储器(如eDRAM)由于具备小尺寸和低功耗的优点而得到了广泛的应用。在eDRAM中，存储单元的电容是决定保持时间(retention time)的关键参数。为了获得长的保持时间，存储单元的电容值应当尽可能大。然而，这将要求在芯片上集成大尺寸的电容器，从而导致存储单元的集成度降低。在Wang Geng等人的美国专利申请No. US20090174031A1中已经提出了包括在衬底中形成的深槽电容器的eDRAM单元。深槽的侧壁提供了主要的极板面积，从而减小了衬底表面的占用面积(footprint)，同时仍然可以获得较大的电容值。然而，采用深槽电容器的eDRAM单元存在着许多工艺上的困难，例如，由于深槽具有高纵横比(aspect ratio)，在用于形成槽的反应离子蚀刻(RIE)步骤中需要较长的蚀刻时间，并且，在随后的填充步骤中可能出现孔洞等缺陷。结果，采用深槽电容器的eDRAM单元的制造成本较高，并且可靠性较差。另一方面，由于上述工艺的困难限制了可以形成的槽的深度，所获得的电容值可能过小而不足以使得eDRAM单元获得理想的保持时间。
技术实现思路
本专利技术的目的是提供一种高集成度、高可靠性、高保持时间的。根据本专利技术的一方面，提供一种存储器件，包括在半导体层中形成的M0SFET，以及位于MOSFET下方的电容器结构，所述电容器结构包括两个电容器电极，所述MOSFET的源区和漏区之一与所述两个电容器电极之一电连接，其中，所述电容器结构包括交替堆叠的多个第一叠层电容器和多个第二叠层电容器，所述多个第一叠层电容器和所述多个第二叠层电容器各自包括上极板、下极板和夹在二者之间的电介质，并由所述两个电容器电极并联连接，并且所述多个第一叠层电容器中的每一个的下极板与位于其下方的第二叠层电容器的上极板由公共的第一电极层形成，所述多个第二叠层电容器中的每一个的下极板与位于其下方的第一叠层电容器的上极板由公共的第二电极层形成，所述第一电极层和所述第二电极层由不同的导电材料组成。根据本专利技术的另一方面，提供一种制造电容器结构的方法，包括以下步骤a)在半导体衬底上交替沉积第一电介质层、第一电极层、第二电介质层和第二电极层，以形成多层结构，所述半导体衬底包括底部衬底、牺牲层和顶部半导体层；b)对所述多层结构的第一侧面进行蚀刻，其中相对于第一电极层、第一电介质层、第二电介质层，选择性去除第二电极层在第一侧面上暴露的一部分，从而在所述第一侧面上留下凹陷；c)对所述多层结构4的第二侧面进行蚀刻，其中相对于第二电极层、第一电介质层、第二电介质层，选择性去除第一电极层在第二侧面上暴露的一部分，从而在所述第二侧面上留下凹陷；d)在所述多层结构上沉积绝缘材料的覆盖层；e)在所述覆盖层中形成暴露所述第一侧面和所述第二侧面的开口，其中在第一侧面和第二侧面上的凹陷中留下所述绝缘材料；f)在所述开口中填充导电材料，形成分别与所有第一电极层和所有第二电极层直接接触的两个电容器电极; g)翻转半导体衬底，去除底部衬底和牺牲层；h)在半导体衬底的所述顶部半导体层中形成 MOSFET的源区、漏区以及位于源区和漏区之间的沟道区，其中MOSFET的源区和漏区之一与所述两个电容器电极之一电连接；以及i)在MOSFET的沟道区上方形成栅极电介质和栅极导体。在本专利技术的存储器件中，由于电容器结构包含堆叠的多个叠层电容器并将其并联连接，因此该电容器结构的芯片占用面积较小而电容量较大，从而可以实现高集成度和所需的保持时间。并且，由于第一电极层和第二电极层由不同的材料组成，因此该电容器结构可以利用其中使用掩模的蚀刻步骤形成，从而可以采用已知的集成电路工艺来制造。此外，通过改变多层结构中的叠层的数量，可以容易地改变电容器的电容量。因此，该存储器件也提供了更佳的设计自由度。由于在制造中不需要形成高纵横比的槽以及对其填充，因此在该存储器件中不存在由于填充步骤而引入的缺陷，从而提高了可靠性。附图说明图1-14示出根据本专利技术的方法、用于形成存储器件中的电容器结构的各个阶段的存储器件结构。图15-16示出根据本专利技术的方法、用于形成存储器件中的M0SFET(金属氧化物半导体场效应晶体管)的各个阶段的存储器件结构。具体实施例方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。按照本专利技术的方法的优先实施例，依次执行图1至14所示的用于形成电容器结构的步骤。参见图1，本专利技术的方法开始于SOI (即“绝缘体上半导体”)晶片。SOI晶片包括底部衬底11、掩埋绝缘层(BOX) 12和顶部半导体层13。顶部半导体层13例如包括IV族半导体(如，硅或锗)以及III族-IV族半导体(如，砷化镓)。代替地，也可以采用体硅衬底，以代替上述的底部衬底11，然后在体硅衬底上形成外延SiGe层，以代替上述的掩埋绝缘层12，在SiGe层上形成外延半导体层，以代替上述的顶部半导体层13。在本专利技术中，掩埋绝缘层12以及代替的SiGe层用于在以下的图6A和 6B所示的步骤中作用蚀刻停止层，以及在以下的图15所示的步骤中作为牺牲层。参见图2，通过已知的沉积工艺，如PVD、CVD、原子层沉积、溅射等，在SOI晶片的顶部半导体层13上沉积氧化物层14，在最终形成的存储器件中将用作层间绝缘层。参见图3，通过其中使用光抗蚀剂掩模的蚀刻工艺，在SOI晶片的顶部半导体层 13 (以下称为“S0I半导体层”)、以及上述氧化物层14中经过图案化形成开口 15，这在最终形成的存储器件中将用作连接MOS晶体管和电容器的过孔(via hole)。该图案化可以包括以下步骤通过包含曝光和显影的光刻工艺，在氧化物层14上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、 激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除SOI半导体层13、以及上述氧化物层14的暴露部分，该蚀刻步骤停止在掩埋氧化物层12的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。参见图4，在上述步骤获得的存储器件结构上沉积高掺杂的导电多晶硅层16，然后进行化学机械平面化(CMP)，以获得存储器件结构的平整表面。多晶硅层16填充了开口 15，并在开口 15侧壁的下部接触SOI半导体层13。经过平面化之后，多晶硅层16在氧化物层14的顶部上方的厚度大约为5 20nm。参见图5，通过已本文档来自技高网...

【技术保护点】
１．一种存储器件，包括在半导体层中形成的ＭＯＳＦＥＴ，以及位于ＭＯＳＦＥＴ下方的电容器结构，所述电容器结构包括两个电容器电极，所述ＭＯＳＦＥＴ的源区和漏区之一与所述两个电容器电极之一电连接，其中，所述电容器结构包括交替堆叠的多个第一叠层电容器和多个第二叠层电容器，所述多个第一叠层电容器和所述多个第二叠层电容器各自包括上极板、下极板和夹在二者之间的电介质层，所述多个第一叠层电容器和所述多个第二叠层电容器通过所述两个电容器电极并联连接，并且所述多个第一叠层电容器中的每一个的下极板与位于其下方的第二叠层电容器的上极板由公共的第一电极层形成，所述多个第二叠层电容器中的每一个的下极板与位于其下方的第一叠层电容器的上极板由公共的第二电极层形成，其中，所述第一电极层和所述第二电极层由不同的导电材料组成。

【技术特征摘要】

【专利技术属性】
技术研发人员：梁擎擎，钟汇才，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11