半导体器件及其制作方法技术

一种半导体器件及其制作方法，该半导体器件包括：半导体衬底；在半导体衬底上形成的栅极、栅极两侧的侧墙、以及源/漏区；位于源/漏区上的下接触部，下接触部与侧墙的外壁紧邻形成，且底部覆盖源/漏区的至少一部分，同一晶体管的源/漏区之间通过层间介质层进行隔离；形成在栅极、侧墙、源/漏区以及下接触部上的层间介质层，以及在层间介质层中形成的与下接触部相对应的上接触部。本发明专利技术的实施例适用于半导体器件的接触部制造。

【技术实现步骤摘要】

本申请一般地涉及集成电路制造领域，更为具体地，涉及一种，特别是半导体器件中的接触部及接触部的制作。
技术介绍
随着集成电路(IC)芯片尺寸不断变小，IC芯片各层之间的接触部也变得越来越小。然而，通过传统工艺来制作日益变小的接触部时，存在各种各样的问题。例如，为了刻蚀出穿过介质层的小接触孔，需要对反应离子刻蚀(RIE)进行高偏置，但是这会导致接触孔 RIE的刻蚀选择性减小。在这种情况下，RIE要么导致介质层的刻蚀不足(低RIE偏置)， 要么导致介质层的刻蚀过度(高RIE偏置)。为了解决这一问题，参考文献1 (US 2009/0072400A1)中公开了一种以两部分的形式来形成接触部的工艺。具体来说，接触部包括两部分下接触部和上接触部。首先，在第一介质层中形成下接触部；然后，在位于第一介质层之上的第二介质层中形成上接触部。 上、下接触部相互对准并电接触，从而形成完整的接触部。这样，通过分两个步骤来形成接触部，减小了单次刻蚀接触孔时的困难。但是，在这种工艺中，下接触部的形成依赖于光刻，这对于套准(overlay)和接触孔关键尺寸有着严格的要求。否则很容易在栅极与源/漏接触部之间造成短路。有鉴于此， 需要提供一种新颖的，以克服上述现有技术中的问题。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种，以克服上述现有技术中的问题，特别是消除形成下接触部时对于光刻的要求。根据本专利技术的一个方面，提供了一种半导体器件的制作方法，包括提供半导体衬底；在半导体衬底上形成栅极、栅极两侧的侧墙、以及侧墙两侧的源/漏区；在半导体衬底上淀积接触部材料，对该接触部材料进行平坦化处理至栅极的顶部露出；再对该接触部材料进行刻蚀，刻蚀中保留覆盖源/漏区的至少一部分接触部材料以形成下接触部，并使得同一晶体管结构的源/漏之间电隔离；淀积层间介质层；以及在层间介质层中形成与上述下接触部相对应的接触孔，并在接触孔中填充接触部材料以形成上接触部。优选地，在半导体衬底上淀积接触部材料的步骤可以包括依次淀积第一衬层和第一导电材料层；并对所淀积的第一衬层和第一导电材料层进行平坦化，直至到达栅极顶部。对接触部材料进行刻蚀的步骤可以包括涂覆光刻胶并进行构图，其中构图后的光刻胶覆盖源/漏区的至少一部分，在相邻晶体管结构的源/漏区之间留有间隔，并且覆盖的宽度小于栅极的宽度；以及利用构图后的光刻胶作为掩模，对接触部材料进行刻蚀形成源/漏区的下接触部。在接触孔中填充接触部材料以形成上接触部的步骤可以包括依次淀积第二衬层和第二导电材料层；以及对所淀积的第二衬层和第二导电材料层进行平坦化，直至到达所述层间介质层的顶部。其中，在形成下接触部之后且在淀积所述层间介质层之前，可以采用替换栅极技术形成栅堆叠，因此本专利技术实施例的工艺兼容替换栅技术。根据本专利技术的另一方面，提供了一种半导体器件，包括半导体衬底；在该半导体衬底上形成的栅极、栅极两侧的侧墙、以及侧墙两侧的源/漏区；位于源/漏区上的下接触部，该下接触部与侧墙的外壁紧邻形成，且底部覆盖源/漏区的至少一部分，同一晶体管结构的源/漏区之间通过层间介质层进行隔离；形成在栅极、侧墙、源/漏区以及下接触部上的层间介质层，以及在层间介质层中形成的与所述下接触部相对应的上接触部。优选地，下接触部由依次淀积的第一衬层和第一导电材料层形成，第一衬层可以由包括TiN、TiAlN, TaN, TaAlN, Ta和Ti中任一种或其组合，第一导电材料可以包括W、Al 或Cu中任一种或其组合。优选地，上接触部由依次淀积的第二衬层和第二导电材料层形成。优选地，所述下接触部的顶部与所述栅极的顶部相齐，在栅极宽度方向上，下接触部的宽度小于栅极宽度。根据本专利技术的实施例，在源/漏区上直接淀积接触部材料以形成源/漏接触，再通过刻蚀以达到晶体管之间的电隔离，避免了复杂的光刻工艺。此外，本专利技术还可以与栅极替换工艺相兼容。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和有点将更为清楚，在附图中图1 9示出了根据本专利技术实施例的形成下接触部的工艺流程中各个步骤中器件结构的剖面示意图；图10示出了根据本专利技术实施例的形成替换栅极步骤中器件结构的剖面示意图； 以及图11 14示出了根据本专利技术实施例的形成上接触部的工艺流程中各个步骤中器件结构的剖面示意图。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。根据本专利技术的实施例，半导体器件中所形成的接触部可以包括两部分下接触部5(参见附图9、10中所示1008)和上接触部(参见附图14中所示1013)。附图1 9示出了根据本专利技术实施例形成下接触部的工艺流程，附图11 14示出了根据本专利技术实施例形成上接触部的工艺流程。参考图1，其中示出了初始结构100，该初始结构包括在半导体衬底1001上形成的多个晶体管结构，其中每个晶体管结构包括栅极。在此，栅极例如包括栅极叠层以及栅极叠层两侧的侧墙1005。栅极叠层可以包括栅极介质层1002、栅极主体层1003、硬掩模层1004。 其中，可以通过各种工艺来形成该初始结构100。例如，首先在半导体衬底1001上依次淀积栅极介质层1002 (例如，SiO2,或者优选的高k材料)、栅极主体层1003 (例如，多晶硅)、硬掩模层1004(例如，SiN或SiO2),然后将它们构图为栅极叠层。然后，以所形成的栅极叠层为掩模，例如进行LDD (轻掺杂漏)的掺杂。接着，在栅极叠层两侧形成侧墙1005(例如，氮化物)，并以栅极叠层和侧墙一起作为掩模，来进行源/漏掺杂，从而形成最终的晶体管结构。在此需要指出的是，晶体管本身的结构及其形成与本专利技术的主旨并无直接关联；以上仅仅描述了一个示例晶体管结构及其形成方法，以便更好地说明本专利技术，而非要限制本专利技术。优选地，为了减小与将要形成的接触部之间的接触电阻，在晶体管结构的源/漏区可以形成金属硅化物层1006。这种金属硅化物层1006可以通过各种工艺来形成。例如， 首先淀积钛、镍、钴等金属，然后在一定温度下进行退火使淀积的金属与源/漏区的Si发生反应以生成金属硅化物，然后去除未反应的多余金属。在附图1中，为了图示方便，将硅化物层1006示出为在两个晶体管结构之间是连续的；但是实际上，这种硅化物层1006可以被局域化在晶体管结构各自的源/漏区上，而并非连续存在于相邻晶体管结构之间。在此需要指出，在上述晶体管结构中，包括了硬掩模层1004。该硬掩模层1004例如可以用来在后续步骤中保护栅极主体层1003。在此，硬掩模层1004的厚度可以在20nm 至70nm之间。较厚的硬掩模层(例如，40至70nm)是优选的。本专利技术的一个重要特征在于，直接利用半导体衬底1001上本文档来自技高网...

【技术保护点】
１．一种制作半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底上形成栅极、所述栅极两侧的侧墙、以及所述侧墙两侧的源／漏区；在所述半导体衬底上淀积接触部材料，对所述接触部材料进行平坦化处理至栅极的顶部露出；对所述接触部材料进行刻蚀，刻蚀中保留覆盖所述源／漏区的至少一部分接触部材料以形成下接触部，并使得同一晶体管结构的源／漏之间电隔离；淀积层间介质层；以及在层间介质层中形成与所述下接触部相对应的接触孔，并在接触孔中填充接触部材料以形成上接触部。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11