本发明专利技术提供一种以简单的制造工艺，能够避免发生空隙而实现晶体管单元的高密度化的半导体装置的制造方法。半导体装置包含单元部和保护环部，单元部具有在半导体层上形成沟道型栅极并在该栅极的两侧形成有扩散层的多个晶体管单元，保护环部包围单元部，半导体装置的制造方法包含：第一工序，在形成有栅极和扩散层的半导体层的表面形成层间绝缘膜；第二工序，对形成在单元部上的层间绝缘膜通过回蚀进行薄膜化；第三工序，在层间绝缘膜的扩散层上的位置，形成孔状或沟状的接点部；第四工序，在层间绝缘膜上形成金属膜。
【技术实现步骤摘要】
本专利技术涉及，尤其涉及在半导体层上形成沟道型栅极的半导体装置。
技术介绍
目前，沟道型绝缘栅双极型晶体管(IGBT)为人们所知，IGBT在形成于半导体基板上的半导体层上形成沟道，在沟道中形成氧化膜后埋入多晶硅膜而形成栅极，并且其两侧形成扩散层。图6为示出目前为止所使用的沟道型IGBT的截面构成的图。在图6中，在P型半导体基板210上层叠高浓度N型外延层220和低浓度N型外延层230。低浓度N型外延层 230的表面上形成P层MO。P层MO的表面上形成有高浓度N型扩散层250。由高浓度N 型外延层220 P层M0、高浓度N型扩散层250构成半导体层沈0。并且，半导体层260的表面上形成有沟道270，沟道270内的表面由氧化膜280覆盖。沟道270内的氧化膜280上形成由多晶硅构成的栅极四0，其上覆盖氧化膜观0。并且，半导体基板210在其背面形成有集电极205。并且，形成发射极电极330，使其夹住栅极290上的氧化膜观0的两侧。虽然在图6中进行了省略，但发射极电极330通过如下方式形成，即在形成于半导体层260的表面上的层间绝缘膜上形成与构成发射极的高浓度N型扩散层250进行导通的接点部。具有上述构成的沟道型IGBT中，通过在P层240上施加正电压，以此形成反转层 (N通道)，并从高浓度N型外延层220和低浓度N型外延层230向高浓度N型扩散层250 流通电流。该电流成为由P型半导体基板210、高浓度N型外延层220以及低浓度N型外延层230、P层240构成的PNP型晶体管的基础电流，并进行从集极的P型半导体基板210至发射极的高浓度N层250流通集极电流的晶体管的动作。根据上述构成的沟道型IGBT，与栅极290形成在半导体层的表面上的一般的平面结构IGBT相比，可以大幅度地提高晶体管单元的密度。并且，在沟道型半导体装置中，除了沟道型IGBT以外，众所周知的还有沟道型MOS 晶体管，沟道型MOS晶体管作为功率MOS来使用。需要说明的是，虽然与沟道型的半导体装置不同，但在具有超结结构的半导体装置中，在元件部的控制电极上设置的绝缘膜的厚度为与元件部相邻的终端部设置的绝缘膜的厚度的1/3以下(例如，参考引用文献1 日本专利公开2007-207784号公报)。但是，在上述的以往的沟道型IGBT中，如果高密度地形成晶体管单元，则发射极的高浓度N型扩散层250的间隔变窄，其结果，发射极电极330的接点部的长径比变大，在形成发射极电极330用金属膜时，接点部上容易发生空隙(void)。图7为对现有的沟道型IGBT的截面构成进行了放大示出的图。在图7中，在由低浓度N型外延层230、P层M0、作为发射极的高浓度N层250构成的半导体层260上形成沟道270，在沟道270内形成多晶硅的栅极四0，用氧化膜280覆盖。在氧化膜280上层叠热CVD氧化膜300和BPSG绝缘膜310而构成层间绝缘膜320。并且，层间绝缘膜320上形成接点部330，在层间绝缘膜320上形成铝金属膜340，将接点部330埋入其中。这里，如果沟道270的间距变窄，则接点部330的直径不得不变小，因此接点部330 的长径比变大。此时，如图7所示，接点部330的部分会发生空隙370。空隙370对接点部的电阻增加和电极可靠性产生不良影响。因此，如果将整个层间绝缘模320形成为较薄，对其进行薄膜化，则原来由晶体管单元部之外的保护环部确保的耐压降低。并且，虽然在上述引用文献1中公开了在具有超结结构的半导体装置的整个表面上形成厚的层间绝缘膜，然后除去将会形成薄的层间绝缘膜的部分的所有层间绝缘膜，重新形成绝缘膜的薄膜的半导体装置。但是，由于需要除去将要形成薄膜的部分的、已经形成好的绝缘膜，因此会增加制造工序，使工艺变得复杂。
技术实现思路
本专利技术的目的在于提供一种以简单的制造工艺，能够避免发生空隙而实现晶体管单元的高密度化的。为了达到上述目的，本专利技术的，所述半导体装置包含单元部61和保护环部62，所述单元部61具有在半导体层60上形成沟道型栅极90并在该栅极 90的两侧形成有扩散层50的多个晶体管单元，所述保护环部62包围所述单元部61，所述包含第一工序，在形成有所述栅极90和所述扩散层50的所述半导体层60的表面形成层间绝缘膜120 ；第二工序，对形成在所述单元部61上的所述层间绝缘膜120通过回蚀进行薄膜化；第三工序，在所述层间绝缘膜120的所述扩散层50上的位置， 形成孔状或沟状的接点部130 ；第四工序，在所述层间绝缘膜120上形成金属膜140。由此，通过对层间绝缘膜进行薄膜化，可以使接点部的长径比较小，在形成金属膜时可以抑制空隙的发生。本专利技术的中，通过所述回蚀对所述层间绝缘膜120进行薄膜化，使所述单元部61的所述层间绝缘膜120的厚度在小于所述接点部130的孔径或沟宽、大于等于所述层间绝缘膜120的耐压所对应的厚度的范围内。由此，通过对层间绝缘膜进行薄膜化，可以减少空隙的发生，而且可以保持必要的耐压，可以提高电可靠性。在本专利技术的中，所述回蚀可以使用覆盖所述保护环部62 并在所述单元部61形成开口 161的掩膜160来进行。由此，可以只对单元部的层间绝缘膜进行薄膜化，可以维持保护环部所需要的耐压的同时，可以减少空隙的发生，可以提高电可靠性。在本专利技术的中，所述单元部61构成为IGBT，所述扩散层50 为发射极。由此，在发射极电极的配线上不包含空隙，可以制造出电稳定性高的沟道型IGBT。在本专利技术的中，所述单元部61构成为MOS晶体管，所述扩散层50为源极。由此，在源极电极的配线上不包含空隙，可以制造出电稳定性高的沟道型MOS晶体管，可以作为功率MOS来应用。根据本专利技术，可以减少电极上的接点部的空隙，可以制造出电稳定性高的沟道型半导体装置。 附图说明图IA为示出本实施例的半导体装置的平面构成的一个例子的图。图IB为示出本实施例的半导体装置的截面构成的一个例子的图。图2为简化示出本实施例的半导体装置的平面构成的一个例子的图。图3A为本实施例的的工序中示出层间绝缘膜形成工序的一个例子的图。图;3B为本实施例的的工序中示出回蚀工序的一个例子的图。图3C为本实施例的的工序中示出接点部形成工序的一个例子的图。图3D为本实施例的的工序中示出金属成膜工序的一个例子的图。图4为示出用于回蚀的掩膜160的一个例子的图。图5为示出本实施例的半导体装置的接点大小和层间绝缘膜之间的关系的一个例子的图。图6为示出目前为止所使用的沟道型IGBT的截面构成的图。图7为放大示出以往的沟道型IGBT的截面构成的图。主要符号说明5为背面电极，10为半导体基板，20为高浓度N型外延层，30为低浓度N型外延层， 40为P型通道扩散层，45为P型阱层，46为高浓度P型扩散层，50为高浓度N型扩散层，60 为半导体层，61为单元部，62为保护环部，70为沟道，80为栅极氧化膜，90为栅极，100为热 CVD氧化膜，110为BPSG绝缘膜，120为层间绝缘膜，130为接点部，140为金属膜，150为聚酰亚胺绝缘膜。本专利技术的最佳实施方式下面，参照附图说明本专利技术的最佳实施方式。图IA为示出本专利技术实施例的半导体装置的平面构成的一个例子的图，图IB为示出本专利技术实施例的半导体装置的截面构成的一个例子的图。在图I本文档来自技高网...
【技术保护点】
１．一种半导体装置的制造方法，所述半导体装置包含单元部和保护环部，所述单元部具有在半导体层上形成沟道型栅极并在该栅极的两侧形成有扩散层的多个晶体管单元，所述保护环部包围所述单元部，所述半导体装置的制造方法的特征在于，包含：第一工序，在形成有所述栅极和所述扩散层的所述半导体层的表面形成层间绝缘膜；第二工序，对形成在所述单元部上的所述层间绝缘膜通过回蚀进行薄膜化；第三工序，在所述层间绝缘膜的所述扩散层上的位置，形成孔状或沟状的接点部；第四工序，在所述层间绝缘膜上形成金属膜。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：菊地洋明，近藤胜则，篠原茂，高桥理，山林智明，
申请(专利权)人：三美电机株式会社，
类型：发明
国别省市：JP
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。