双栅氧化物器件集成制造技术

提供了一种包括在半导体衬底（１２）中形成第一区域和第二区域的形成器件的方法。该方法还包括在所述第一区域上形成半导体材料，其中，所述半导体材料具有与第一半导体衬底不同的电特性、在所述第一区域上形成第一电介质材料（３４）、在所述第一电介质材料和所述第二区域上形成第二电介质材料，其中，所述第二电介质材料不同于所述第一电介质材料、以及在所述高介电常数材料（４２）上沉积栅电极材料（４４）。在一个实施例中，所述半导体材料是硅锗且所述半导体衬底是硅。

【技术实现步骤摘要】
【国外来华专利技术】
本公开总体上涉及半导体器件，更具体而言，涉及双栅氧化物器件集成。
技术介绍
在许多实例中，需要将双栅氧化物(DG0)器件集成在同一衬底上。本文所使用的 术语双栅氧化物器件涉及在同一衬底上形成但具有不同栅氧化物厚度的器件。例如，可以 在衬底的周边上形成厚栅氧化物器件，使得其可以处理与输入/输出操作相关的较高电 压。可以在不存在较高电压的衬底区域中形成较薄栅氧化物器件。具有高介电常数(高k) 的金属栅器件越来越需要可能不与用于形成双栅氧化物器件的已有方法相容的材料。例 如，此类金属栅/高k电介质器件可能需要硅锗沟道以降低与PMOS器件相关的阈值电压 (Vt)。然而，用来形成厚栅氧化物器件的诸如热氧化的传统工艺与硅锗沟道不相容。这是 因为如果在硅锗上生长厚栅氧化物，则热氧化步骤导致锗扩散到不应包含任何锗的衬底或 栅氧化物的区域中。总而言之，被用作传统双栅氧化物集成工艺的一部分的热氧化步骤可 以使硅锗沟道的轮廓劣化。 因此，存在对改善的双栅氧化物器件集成的需要。 附图说明 通过举例来说明本专利技术，并且本专利技术不受附图的限制，在附图中相类的附图标记指示类似的元件。附图中的元件仅仅是为了简单和明了而示出且其不一定按比例绘制。图1是加工步骤期间的半导体器件的视图； 图2是加工步骤期间的半导体器件的视图； 图3是加工步骤期间的半导体器件的视图； 图4是加工步骤期间的半导体器件的视图； 图5是加工步骤期间的半导体器件的视图； 图6是加工步骤期间的半导体器件的视图； 图7是加工步骤期间的半导体器件的视图；以及 图8是加工步骤期间的半导体器件的视图。具体实施例方式针对包括硅锗沟道的晶体管来描述双栅氧化物器件集成。例如，硅锗沟道的使用帮助调整PMOS器件的阈值电压。同样地，可以将硅碳沟道用于NMOS器件。 —方面，提供了一种形成器件的方法。该方法包括在半导体衬底中形成第一区域和第二区域。该方法还包括在第一区域上方形成半导体材料，其中，所述半导体材料具有与第一半导体衬底不同的电特性。该方法还包括在第一区域上方形成第一电介质材料。该方法还包括在第一电介质材料和第二区域上方沉积第二电介质材料，其中，所述第二电介质材料不同于所述第一电介质材料。该方法还包括在所述第二电介质材料上方沉积栅电极材5料。 在另一方面，提供了一种形成器件的方法。该方法包括在半导体衬底的第一区域 中形成厚栅电介质器件，其中，所述厚栅电介质器件具有第一沟道区且所述半导体衬底包 括第一材料。所述方法还包括在半导体器件的第二区域中形成薄栅电介质器件，其中，所述 薄栅电介质器件具有比所述厚栅电介质的栅电介质薄的栅电介质，所述薄栅电介质器件具 有第二沟道区。形成所述厚栅电介质器件和所述薄栅电介质器件还包括(l)在所述第一 区域上方外延地生长所述第一沟道区，其中，所述第一沟道区包括第二材料，其中所述第二 材料不同于所述第一材料；(2)在所述第一沟道区上方形成第一栅电介质；(3)在所述第一 栅电介质和所述第二区域上方形成第二栅电介质；以及(4)在所述第二栅电介质上方形成 栅电极材料。 在又一方面，提供了一种在半导体衬底上形成隔离区以便在半导体衬底中形成第 一半导体区域和第二半导体区域的方法。该方法还包括在所述第一半导体区域上方外延地 生长半导体材料，其中，所述半导体材料包括选自由锗和碳组成的组中的元素。该方法还包 括在所述第一半导体区域上方形成第一电介质材料。该方法还包括在所述第一电介质材料 和所述第二半导体区域上方沉积第二电介质材料。该方法还包括在所述第二电介质材料上 方沉积栅电极材料。 图1是加工步骤期间的半导体器件10的视图。半导体器件10可以包括半导体 衬底12。本文所述的半导体衬底可以是任何半导体材料或材料组合，诸如砷化镓、硅锗、绝 缘体上硅(SOI)、硅、单晶硅等等、及以上各项的组合。在衬底12内，可以形成沟槽隔离区 14、16、和18以隔离要形成的不同器件。半导体器件10可以包括NM0S双栅氧化物(N-DGO) 区域20、 NMOS芯(N芯)区22、 PMOS双栅氧化物(P-DG0)区域24、以及PM0S芯(P芯)区 26。可以用硼注入N-DG0区域20和N芯区22以形成P阱区(未示出)。可以用砷或磷注 入P-DG0区域24和PM0S芯区26以形成N阱区(未示出)。可以在N-DG0区域20和N芯 区22中形成NM0S器件。可以在P-DG0区域24和P芯区26中形成PM0S器件。将用较厚 栅氧化物来形成在双栅氧化物区域(20和24)中形成的器件，且将用较薄栅氧化物来形成 在所述芯区(22和26)中形成的器件。接下来，如图1所示，可以在N-DG0区域20和N芯 区22上形成硬掩膜28。 图2是加工步骤期间的半导体器件10的视图。作为此加工步骤的一部分，可以分 别在P-DGO区域24和P芯区26中形成硅锗区30和32。在一个实施例中，可以外延地生长 硅锗区30和32。举例来说，硅锗区30和32可以具有在30埃至150埃范围内的厚度。在 其它实施例中，硅锗区30和32可以具有在50埃至100埃范围内的厚度。另外，硅锗区30 和32可以具有10%至50%的锗。在其它实施例中，硅锗区30和32可以具有20%至35% 的锗。虽然相对于形成硅锗区来描述此步骤，但可以使用具有与半导体衬底12不同的电特 性的任何其它半导体材料作为此步骤的一部分。例如，在一个实施例中，可以使用硅碳。在 一个实施例中，可以使用改变在具有该半导体材料的区域中形成的器件的沟道区的带隙的 任何半导体材料。在另一实施例中，可以使用改变厚栅器件的沟道区相对于薄栅器件的沟 道区的带隙的任何半导体材料。 图3是加工步骤期间的半导体器件10的视图。作为此加工步骤的一部分，可以形 成高温氧化物(HTO)层34。在一个实施例中，可以在约800摄氏度的温度下通过化学汽相6沉积来形成HT0层34。温度范围可以在750摄氏度至900摄氏度范围内改变。举例来说， HT0层34可以具有在10埃至50埃范围内的厚度。在其它实施例中，HT0层34可以具有在 20埃至30埃范围内的厚度。同样可以使用其它沉积工艺来形成HTO层34，诸如原子层沉 积、等离子体增强化学汽相沉积、以及物理汽相淀积。 图4是加工步骤期间的半导体器件10的视图。作为此加工步骤的一部分，可以形 成覆盖N-DGO区域20和P-DGO区域24的图案化抗蚀剂区域36。 接下来，如图5所示，使用图案化抗蚀剂区域36，可以从芯区去除HT0层34，包括N 芯区22和P芯区26，仅在DGO区域中留下HTO层34的一部分。因此，例如，可以在N-DG0 区域20和P-DG0区域24中保持下栅氧化物区38和下栅氧化物区40。在一个实施例中，可 以使用干净的氢氟酸(HF)从N芯区22和P芯区26去除HT0层34。在一个实施例中，可以 使用干净的稀释HF。从N芯区22和P芯区26去除HTO层后，可以使用例如干净的食人鱼 溶液(piranha)或干净的溶剂来去除图案化抗蚀剂区域26。 接下来，如图6所示，可以形成高k栅氧化物层42。在一个实施例中，高k栅氧化 物层42可以覆盖芯区和DGO区域两者。因此，例如，高k栅氧化物层42可以直接覆盖在 N-DGO区域20本文档来自技高网...

【技术保护点】
一种形成器件的方法，包括如下步骤：在半导体衬底中形成第一区域和第二区域；在第一区域之上形成半导体材料，其中，所述半导体材料具有与所述半导体衬底不同的电特性；在所述第一区域之上形成第一电介质材料；在所述第一电介质材料之上和所述第二区域之上沉积第二电介质材料，其中，所述第二电介质材料不同于所述第一电介质材料；以及在所述第二电介质材料之上沉积栅电极材料。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：GV卡尔维，SB萨马弗达姆，WJ泰勒，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]