集成电路长、短沟道金属栅极器件及其制造方法技术

提供一种用于制造集成电路的方法，该集成电路包含由层间电介质（ｉｎｔｅｒｌａｙｅｒ?ｄｉｅｌｅｃｔｒｉｃ）（７５）分别覆盖的短沟道（ｓｈｏｒｔ?ｃｈａｎｎｅｌ；ＳＣ）器件（１６）和长沟道（ｌｏｎｇ?ｃｈａｎｎｅｌ；ＬＣ）器件（１８）。该ＳＣ器件（１６）具有ＳＣ栅极堆叠（ｇａｔｅ?ｓｔａｃｋ）（３４）并且该ＬＣ器件（１８）初始具有伪栅极（ｄｕｍｍｙ?ｇａｔｅ）（５０）。在一个实施例中，该方法包括以下步骤：移除该伪栅极（５０）以形成ＬＣ器件沟槽（ｔｒｅｎｃｈ）（９６），以及沉积金属栅极材料（９８）于该ＳＣ器件（１６）与该ＬＣ器件（１８）上方。该金属栅极材料（９８）接触该ＳＣ栅极堆叠（３４）并且实质上填满该ＬＣ器件沟槽（９６）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大致上是有关于集成电路，且尤系关于具有长、短沟道金属栅极器件两者 的集成电路，以及制作此种电路的方法。
技术介绍
绝大部分的现今集成电路(integrated circuit ；IC)是采用复数个互连的场效 应晶体管(field effect transistor ；FET)来实作，该场效应晶体管也称为金属氧化半导 体场效应晶体管(metal oxide semiconductor field effect transistor ；M0SFET)或简 称为MOS晶体管。MOS晶体管包含作为控制电极的栅极电极，以及源极(source)和汲极 (drain)电极。沟道在该源极和汲极电极之间延伸。当施加至该栅极电极的电压(称为 “临界电压(threshold voltage) ”或Vt)足够在该晶体管基材中形成反转区域(inversion region)时，电流会流过这个沟道。对于采取金属栅极堆叠(stack)和高K电介质(high-k dielectric)的MOS晶体 管来说，不论是NMOS或PMOS都希望目标Vt (在此称为“带边缘(bandedge)Vt”)对应于100 毫伏特(millivolt)的传导带(conduction band)或价能带(valence band)边缘之内。然 而，已有数个理由证明难以建构具有带边缘Vt的金属栅极MOS晶体管。由于出现在高k材 料中的氧空位(vacancy)而造成的固定正电荷(fixed positive charge)会将晶体管的临 界电压从所希望的带边缘Vt偏移离开。此外，具有会产生(yield)带边缘临界电压的功函 数(例如，大约4.7至5. 1电子伏特的功函数)的金属在温度超过摄氏400°C时是典型地 热不稳定(thermally unstable) 0此种热不稳定金属一般无法承受在源极-汲极活化退 火(activation annealing)期间所经历的高温。因此，最后形成栅极(gate-last)之方式 系典型地采用来建构包含由热不稳定金属所形成的金属栅极的MOS晶体管。例如，可采用 镶嵌(damascene)制程，其中，一开始系安装伪栅极(dummy gate)然后接着经由蚀刻予以 移除以产生沟槽。热不稳定金属接着会沉积至该沟槽里并且受到研磨以定义永久的金属栅 极。虽然一般而言上述镶嵌制程是非常适合于与长沟道(LC)晶体管(例如，沟道长 度超过预定值的器件，该预定值例如大约0. 1 μ m) —起使用，但是当与短沟道(SC)晶体管 (例如，沟道长度相等于或短于该预定值的器件)一起使用时，上述的镶嵌制程具有某些缺 点。例如，由于器件的小尺寸，在该蚀刻制程期间整个伪栅极可能无法被移除。此外，当沉 积在SC晶体管的开放沟槽(open trench)上方时，在完全填满该沟槽之前该金属栅极材料 会在接近该沟槽的口处产生挟捏(pinch-off)。空隙化(voiding)因此在该沟槽的主体之 内发生。因此，对于包含SC晶体管和LC晶体管的IC而言，一般无法接受该镶嵌制程，而一 般系采用蚀刻制程来对两种形式的晶体管建构该金属栅极，所以一般是避免在LC晶体管 中使用热不稳定金属来达成带边缘电压临界值。因此，期望提供用于制造具有短沟道器件和长沟道器件的MOS晶体管的方法，其 系允许在短与长沟道器件两者上达成带边缘电压临界值。特别是，期望此种方法能允许热不稳定金属被采用在长沟道器件的制造中，同时也允许修复出现在短沟道器件中的氧空 位。此外，从后续的实施方式和附加的申请权利范围，配合附图和前述的
与背景， 其它本专利技术所期望的特征和特性会变得明显易懂
技术实现思路
提供一种用于制造集成电路的方法，该集成电路包含由层间电介质分别覆盖的短 沟道(SC)器件和长沟道(LC)器件。该SC器件具有SC栅极堆叠并且该LC器件初始具有 伪栅极。在一个实施例中，该方法包括以下步骤移除该伪栅极以形成LC器件沟槽，以及沉 积金属栅极材料于该SC器件与该LC器件上方。该金属栅极材料接触该SC栅极堆叠并且 实质上填满该LC器件沟槽。依据另一个实施例，提供一种集成电路，该集成电路包括基材、短沟道(SC)器件、 长沟道(LC)器件、沉积在该基材的上表面上方的蚀刻停止层，以及沉积在该蚀刻停止层 的上表面上方的层间电介质。每个该SC器件和该LC器件包含形成在该基材中的源极、 形成在该基材中并与该源极隔开的汲极以及形成在该源极和汲极之间的该基材中的沟 道。该SC器件进一步包含SC栅极堆叠，该SC栅极堆叠依顺序包含配置在该沟道之上的 SC栅极绝缘体，配置在该栅极绝缘体之上的SC金属栅极，配置在该金属栅极之上的多晶硅 (polycrystalline silicon)层，以及配置在该多晶硅层之上的硅化物(silicide)层。该 LC器件还包含配置在该沟道之上的LC栅极绝缘体与接触该栅极绝缘体的LC金属栅极。SC 盖子(cap)配置在该层间电介质中并接触该SC栅极堆叠。该SC栅极堆叠和该LC金属栅极 延伸穿过该蚀刻停止层，而该SC盖子和该LC金属栅极系通过该层间电介质的上表面而暴露。依据另一个实施例，提供一种集成电路，该集成电路包含基材、短沟道(SC)器件、 长沟道(LC)器件、沉积于该基材的上表面上方的蚀刻停止层、以及沉积于该蚀刻停止层的 上表面上方的层间电介质。该SC器件包含配置在该基材的第一部分之上的SC栅极绝缘体、 配置在该栅极绝缘体之上的SC金属栅极、配置在该金属栅极之上的多晶硅层、以及形成于 该多晶硅层上的硅化物层。该LC器件包含配置于该基材的第二部分之上的LC栅极绝缘 体、以及覆盖该栅极绝缘体的LC金属栅极。SC盖子配置在该层间电介质中并接触该SC栅 极堆叠，并且实质上是由与该LC金属栅极一样的金属所形成。附图说明本专利技术在下文中将配合随附图式一起描述，其中，相同的组件符号代表相同的组 件，并且其中图1至图9为说明在例示器件制造过程期间所执行的第一组步骤的简要剖面图；图10为说明在图9中所说明的该例示退火步骤对于短沟道器件临界电压的影响 的图标；以及图11至图14为说明在例示器件制造过程期间所执行的第二组步骤的简要剖面 图。具体实施例方式以下的实施方式在本质上仅只是例示而不意欲限制本专利技术或本专利技术的应用和使用。此外，并非意欲受到任何出现在专利技术所属之
、先前技术、
技术实现思路
或以下的实 施方式中陈述或暗指的理论所束缚。虽然用语“MOS器件”严格来说指的是具有金属栅极电 极和氧化栅极绝缘体的器件，但是该用语在本案全文中系意指包含有位在栅极绝缘体(不 论是氧化物或其它绝缘体)上方的传导性栅极电极的任何半导体器件，其中，该栅极绝缘 体系依序位在半导体基材上方。一种用于制造具有P型(P-type)短沟道(SC)晶体管和P型长沟道(LC)晶体管 的集成电路的例示方法会在下面配合图1至图14 一起描述。然而，必须强调的是，本专利技术 方法的替代实施例可被采用来建构包含其它形式的SC和LC器件的集成电路。例如，相似 的方法步骤是适用于制造在掺杂物(dopant)形式上具有适当改变的N型MOS器件。同样 地，相似的方法步骤可用来制造互补(complementary) MOS晶体管(CM本文档来自技高网...

【技术保护点】
一种用于制造集成电路的方法，该集成电路包含由层间电介质（７５）分别覆盖的短沟道（ＳＣ）器件（１６）和长沟道（ＬＣ）器件（１８），该ＳＣ器件（１６）具有ＳＣ栅极堆叠（３４）并且该ＬＣ器件（１８）初始具有伪栅极（５０），该方法包括：移除该伪栅极（５０）以形成ＬＣ器件沟槽（９６）；以及沉积金属栅极材料（９８）于该ＳＣ器件（１６）与该ＬＣ器件（１８）上方，该金属栅极材料（９８）接触该ＳＣ栅极堆叠（３４）并且实质上填满该ＬＣ器件沟槽（９６）。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：RJ卡特，MJ哈格罗夫，GJ克卢特，JG佩尔兰，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]