一种改善的氮氧化硅去除的方法技术

本发明专利技术提供了一种改善的氮氧化硅去除的方法，包括以下步骤：步骤１，提供一半导体衬底；步骤２，在半导体衬底上设置浅沟槽隔离结构，区分半导体衬底中的有源区；步骤３，在半导体衬底上沉积介电层并去除部分介电层，使介电层仅位于有源区上方；步骤４，沉积多晶硅和氮氧化硅并去除其中的一部分，蚀刻后的多晶硅至少位于介电层上；步骤５，再沉积一层氧化物，而后蚀刻去除平坦部位的氧化物，保留多晶硅侧壁的氧化物；步骤６，去除氮氧化硅。本发明专利技术的有益效果为，可以仅多加一道步骤，可以在多晶体的两侧形成类似侧间隙壁的结构，从而有效的保护多晶体的外围不受ＳｉＯＮ的蚀刻的影响，提高元件的性能。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构的制造方法，特别涉及。
技术介绍
在半导体制造过程中，通常要使用氮氧化硅(SiON)作为多晶体上光阻材料的底 部抗反射涂层(BARC， Bottom Anti-Reflective Coating)，以提高多晶体线宽的精准度和 均匀度。但是，在进行多晶体的对准和蚀刻之后，由于后续的过程，例如钴金属硅化物(Co salicide)工艺等，需要将SiON去除，所以目前常用的方法是在多晶硅蚀刻完成后，再加入 一道利用热磷酸等蚀刻剂去除SiON的步骤。如图1-3所示，图1表示全新的晶片经过浅沟 槽隔离工艺，阱区植入，栅氧化层生长，多晶硅沉积，氮氧化硅沉积，然后以光阻作为掩膜， 蚀刻去除部分多晶硅和SiON之后，但尚未去除作为掩膜的光阻之前的结构，包括衬底ll， 有源区12，浅沟槽结构13，介电层14，多晶硅层15， Si0N层16，光阻层17，此时Si0N层16 上仍然沉积有光阻结构，而多晶硅层15的侧边已暴露出来。而后进行蚀刻去除SiON层16 的步骤，由于蚀刻剂对暴露的多晶硅层15中的多晶硅材料的外形的影响，蚀刻完成后有可 能会出现如图2所示的脖颈(necking)现象，在多晶硅层15的侧面形成凹部，如同脖颈一 样，或者出现如图3所示的下部缺口 (under cut)现象，在多晶硅层15的侧面下方形成缺 口，使得部分介电层14暴露出来，这样会影响到最后得到的装置的性能，甚至造成产量的 降低。
技术实现思路
鉴于上述问题，目前迫切需要一种方法，可以在方便地去除半导体结构上的氮氧 化硅的同时，不会对多晶体造成损坏的方法。 鉴于上述，本专利技术提供了，包括以下步骤 步骤l，提供一半导体衬底； 步骤2，在半导体衬底上设置浅沟槽隔离结构，区分半导体衬底中的有源区； 步骤3，在半导体衬底上沉积介电层并去除部分介电层，使介电层仅位于有源区上 方； 步骤4，沉积多晶硅和氮氧化硅并去除其中的一部分，蚀刻后的多晶硅至少位于介 电层上； 步骤5，再沉积一层氧化物，而后蚀刻去除平坦部位的氧化物，保留多晶硅侧壁的 氧化物； 步骤6，去除氮氧化硅。 其中，步骤3中的介电层位于有源区上方，但不覆盖全部有源区。 其中，步骤5中，沉积一层氧化物具体为四乙基氧矽烷的低压化学气相沉积。 其中，步骤4具体为沉积一层多晶硅，在多晶硅上沉积一层氮氧化硅，而后在氮氧化硅上方形成图案化的光阻，以该光阻为掩膜蚀刻去除暴露部分的氮氧化硅与多晶硅， 蚀刻后的多晶硅至少位于介电层上。 其中，步骤6中，利用热磷酸蚀刻氮氧化硅，保留在多晶硅侧壁的氧化物在该蚀刻 过程中不被热磷酸蚀刻，保护多晶硅的侧面。 其中，氮氧化硅的厚度为250-350A。 本专利技术的有益效果为，可以仅多加一道步骤，可以在多晶体的两侧形成类似侧间 隙壁的结构，从而有效的保护多晶体的外围不受SiON的蚀刻的影响，提高元件的性能。 下面结合附图，对本专利技术的具体实施方式作进一步的详细说明。对于所属技术领 域的技术人员而言，从对本专利技术的详细说明中，本专利技术的上述和其他目的、特征和优点将显 而易见。附图说明 图1为本专利技术一实施例的未去除SiON前的结构的示意图。 图2和图3为本专利技术一较佳实施例的出现损坏的多晶硅的结构示意图。 图4为本专利技术一实施例的沉积氧化物之后的结构的示意图。 图5为本专利技术一实施例的去除氧化物之后的结构的示意图。 图6为本专利技术一实施例的去除SiON之后的结构的示意图。具体实施例方式下面结合附图和具体实施例对本专利技术所述的去除SiON的方法作进一步的详细说 明。 如图1、4、5、6所示，本专利技术提出的，包括以下步 骤 首先，提供一半导体衬底ll，该半导体衬底11上设置有浅沟槽隔离结构(STI) 12， 用以区分半导体衬底11中的有源区13。该半导体衬底11为业界通用的半导体衬底，可以由 硅构成，该半导体衬底11中可以具有多种不同的结构，以便用于形成不同的电子器件，例 如，该浅沟槽隔离结构中可以填充有氧化物或其他合适的物质，也可以有各种阱区的植入， 植入有各种离子的阱区等等，或是在存储器的制造过程中的带有两层的多晶硅结构的半导 体衬底。只要是具有SiON的半导体衬底便可以实施本方法。 而后，在半导体衬底11上沉积介电层14，该介电层用作阻挡层，而后通过蚀刻等 方式去除部分介电层14，使介电层14仅位于有源区13上方，也就是位于有源区13上方，但 不覆盖全部有源区13，有源区13的边缘已经暴露，而在浅沟槽隔离结构的上方，没有介电 层，该介电层14的材料可以是经过干氧或湿氧方式生长的Si02，而去除介电层14的方法可 以是干蚀刻，也可以是湿蚀刻。 再沉积一层多晶硅15，当然也可以是其他类型的多晶体，仅以目前常用的多晶硅 为例，而后，再在多晶硅15上沉积一层SiON16， Si0N16的厚度为250-350A， Si0N通常是通 过PECVD的方式沉积的，当然也可以是通过其它方式沉积的，例如LPCVD，而后在Si0N16上 方形成图案化的光阻17，光阻17的图案可以是任意合适的图案，只要可以使剩下的部位达 到所需的形状即可，在该实施例中，光阻17保留了 STI12上方的部分多晶硅15和Si0N16，和介电层14上方的多晶硅15和Si0N16 ;该光阻可以是合适形式的光阻材料，例如G01或5315光阻，而后，以光阻17为掩膜蚀刻去除未被光阻覆盖的、暴露部分的Si0N16与多晶硅15，蚀刻后的多晶硅15位于介电层14上和STI12上，当然也可以位于其他位置，仅以图中表示的做说明。 而后，沉积一层氧化物18，例如四乙基氧矽烷的低压化学气相沉积(LP-TE0S)，厚度大约200-300A，该层氧化物18覆盖包括多晶硅15、STI12、有源区13、SiON16的衬底上的全部区域，或者是所需区域，而后通过例如干蚀刻的方式去除平坦部位的氧化物，但是在之前的沉积氧化物时，由于所需图形的差异，侧壁的氧化物沉积的厚度会比平坦区的氧化物厚，从而蚀刻时会保留多晶硅15侧壁的氧化物，与形成氮化硅间隙壁的过程类似。 最后，去除SiON16，可以选择利用热磷酸蚀刻SiON16，由于热磷酸仅蚀刻SiON，不会蚀刻氧化物，所以去除SiON时不会危害多晶硅的侧壁，保留在多晶硅15侧壁的氧化物在该蚀刻过程中由于不被热磷酸蚀刻，使得该氧化物保护了多晶硅15的侧面。 以上方法可以用于多种制程，例如0. 13 ii m的制程，还可以通过调整例如LP-TEOS沉积的时间来调整沉积的厚度，在多晶硅的两侧形成off-spacer,除了保护多晶硅的外形，还会提高元件的性能，尤其是小尺寸栅极尺寸小于0. 15um的元件。 以上所述仅为本专利技术的较佳实施例，并非用来限定本专利技术的实施范围；如果不脱离本专利技术的精神和范围，对本专利技术进行修改或者等同替换的，均应涵盖在本专利技术的权利要求的保护范围当中。本文档来自技高网...

【技术保护点】
一种改善的氮氧化硅去除的方法，包括以下步骤：步骤１，提供一半导体衬底；步骤２，在半导体衬底上设置浅沟槽隔离结构，区分半导体衬底中的有源区；步骤３，在半导体衬底上沉积介电层并去除部分介电层，使介电层仅位于有源区上方；步骤４，沉积多晶硅和氮氧化硅并去除其中的一部分，蚀刻后的多晶硅至少位于介电层上；步骤５，再沉积一层氧化物，而后蚀刻去除平坦部位的氧化物，保留多晶硅侧壁的氧化物；步骤６，去除氮氧化硅。

【技术特征摘要】
一种改善的氮氧化硅去除的方法，包括以下步骤步骤1，提供一半导体衬底；步骤2，在半导体衬底上设置浅沟槽隔离结构，区分半导体衬底中的有源区；步骤3，在半导体衬底上沉积介电层并去除部分介电层，使介电层仅位于有源区上方；步骤4，沉积多晶硅和氮氧化硅并去除其中的一部分，蚀刻后的多晶硅至少位于介电层上；步骤5，再沉积一层氧化物，而后蚀刻去除平坦部位的氧化物，保留多晶硅侧壁的氧化物；步骤6，去除氮氧化硅。2. 根据权利要求1所述的方法，其特征在于上述步骤3中的介电层位于有源区上方，但 不覆盖全部有源区。3. 根据权利要求1所述的方法，其特征在于步骤5中，沉积一层氧化物具体为四...

【专利技术属性】
技术研发人员：何荣，曾令旭，李秋德，朱作华，
申请(专利权)人：和舰科技苏州有限公司，
类型：发明
国别省市：32[中国|江苏]