集成电路装置及其形成方法制造方法及图纸

本发明专利技术提供一种集成电路装置及其形成方法，所述方法包括：提供一半导体基底；在该半导体基底上形成一栅极结构；通过注入一择自实质上由铟与锑所构成的群组的第一元素至邻接该栅极结构的半导体基底的顶部分进行预先非结晶化注入；以及在进行该预先非结晶化注入的步骤之后，注入一不同于该第一元素的第二元素至该半导体基底的顶部分中，其中当该第一元素包括铟时，该第二元素包括一ｐ型元素，且其中当该第一元素包括锑时，该第二元素包括一ｎ型元素。本发明专利技术可使集成电路装置具有较高的驱动电流及较低的漏电流。

【技术实现步骤摘要】

本专利技术涉及半导体装置，特别是涉及金属氧化物半导体装置，且更特别涉及具有非常浅的结的金属氧化物半导体装置及其制造方法。
技术介绍
随着集成电路的微缩化，对降低金属氧化物半导体 (metal-oxide-semiconductor ；M0S)装置的源极与漏极区域的片电阻 (sheetresistance)，特别是源极与漏极延伸区域的片电阻的迫切需求程度也越大。降低源 极与漏极延伸区域的片电阻能帮助提升载流子的移动率，借此提升驱动电流。为了降低源极与漏极延伸区域的片电阻，有需要缩小源极与漏极延伸区域的结深 度。此外，也需要提高源极与漏极延伸区域的活化率。这些要求可通过进行预先非结晶化 注入(pre-amorphized implantation ；PAI)达成，其中是在形成源极与漏极区域之前将部 分的硅基底非结晶化。预先非结晶化注入有两个功效。第一，由于半导体基底中会形成空 缺(vacancy)，因此之后注入的ρ型或η型掺杂物能更轻易地占据空缺，而能够提升活化率。 第二，由于非结晶化的基底中的原子是不规则地分布，因此之后注入的P型或η型掺杂物无 法通穿过周期性排列原子之间的空隙而到达更深的深度。然而，预先非结晶化注入也会带 来问题。举例来说，在活化之后，残余的缺陷仍会存在，且其会造成漏电流的增加。此漏电 流会阻碍装置性能的提升。
技术实现思路
为克服现有技术的缺陷，本专利技术提供一种形成集成电路装置的方法，包括提供一 半导体基底；在该半导体基底上形成一栅极结构；通过注入一择自实质上由铟与锑所构成 的群组的第一元素至邻接该栅极结构的半导体基底的顶部分进行预先非结晶化注入；以及 在进行该预先非结晶化注入的步骤之后，注入一不同于该第一元素的第二元素至该半导体 基底的顶部分中，其中当该第一元素包括铟时，该第二元素包括一 P型元素，且其中当该第 一元素包括锑时，该第二元素包括一 η型元素。本专利技术也提供一种形成集成电路装置的方法，包括提供一半导体基底；在该半 导体基底上形成一栅极结构；通过注入一择自实质上由铟与锑所构成的群组的第一元素至 邻接该栅极结构的半导体基底的顶部分进行预先非结晶化注入；以及在进行该预先非结晶 化注入的步骤之后，注入一不同于该第一元素的第二元素至该半导体基底的顶部分中，其 中该第二元素的一第二深度实质上不大于该第一元素的一第一深度。本专利技术还提供一种形成集成电路装置的方法，包括提供一包括NMOS区域与PMOS 区域的半导体基底；在该半导体基底的NMOS区域上形成一第一栅极结构；在该半导体基底 的PMOS区域上形成一第二栅极结构；通过注入一第一元素至该半导体基底的NMOS区域中 进行第一预先非结晶化注入；以及通过注入一不同于该第一元素的第二元素至该半导体基 底的PMOS区域中进行第二预先非结晶化注入。本专利技术可使集成电路装置具有较高的驱动电流及较低的漏电流。 附图说明图1至图6为金属氧化物半导体装置的制造工艺剖面图。图7显示片电阻对于结深度的关系，其中是比较锗预先非结晶化注入的结果与铟 预先非结晶化注入的结果。图8显示结的漏电流，其中是比较锗预先非结晶化注入的结果与铟预先非结晶化 注入的结果。图9显示片电阻对于结深度的关系，其中是比较锗预先非结晶化注入的结果与锑 预先非结晶化注入的结果。图10显示结的漏电流，其中是比较锗预先非结晶化注入的结果与铟预先非结晶 化注入的结果。20 基底；62 金属硅化物；64 接触蚀刻停止层；68 层 间介电质；70 接 触插塞；100 NMOS区域；122 栅极堆叠；124 栅极介电质；126 栅电极；128 光致 抗蚀剂；130 预先非结晶化注入；131 预先非结晶化注入区域；132 口袋/晕圈区域； 136 源极与漏极延伸区域；138 注入；139 光致抗蚀剂；140 间隙壁；142 重掺杂 的η型源极与漏极区域；160 NMOS装置；200 PMOS区域；222 栅极堆叠；224 栅极 介电质；226 栅电极；228 光致抗蚀剂；230 预先非结晶化注入；231 预先非结晶化 注入区域；232 口袋/晕圈区域；236 源极与漏极延伸区域；238 注入；239 光致抗 蚀剂；240 间隙壁；242 重掺杂的ρ型源极与漏极区域；260 PMOS装置。具体实施例方式有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本专利技术所提 供的各种可应用的专利技术概念是依具体内容的各种变化据以实施，且在此所讨论的具体实施 例仅是用来显示具体使用和制造本专利技术的方法，而不用以限制本专利技术的范围。一般来说，预先非结晶化注入(pre-amorphized implantation ；PAI)是通过注入 锗离子至硅基底中进行。然而，已发现使用锗预先非结晶化注入(germanium PAI)形成的 金属氧化物半导体(MOS)装置不再能提供满足32纳米与22纳米技术需求的低的片电阻、 小的结深度与低的漏电流。因此本专利技术实施例提供形成MOS装置与进行预先非结晶化注入 的新颖方法。在此说明本专利技术实施例的制造工艺。然后讨论实施例的变化。在本专利技术所有 的各种附图与示例实施例中，是使用相同的号码表示相同的元件。图1显示基底20，与在基底20上形成栅极堆叠122与222。基底20可包括NMOS区 域100中的一部分，与PMOS区域200中的一部分，且基底20可以一般知道的半导体材料形 成，例如硅、SiGe、SiGe上覆应变的硅(strained silicon on SiGe)、绝缘层上覆硅(SOI)、 绝缘层上覆娃锗(silicongermanium on insulator ;SG0I)、绝缘层上覆锗(germanium on insulator ；G0I)与相似的材料。栅极堆叠122是形成在NMOS区域100中，并包括栅极介 电质124与栅电极126。栅极堆叠222是形成在PMOS区域200中，并包括栅极介电质224 与栅电极226。栅极介电质124与224可以氧化硅、氮化硅或高介电常数介电材料形成。栅 电极126与226可以多晶硅、金属、金属硅化物、金属氮化物或类似的材料形成。请参考图2A，例如光致抗蚀剂228的掩模覆盖PMOS区域200，而露出匪OS区域 100。进行预先非结晶化注入，如箭头130所示。预先非结晶化注入有降低掺杂物通道效 应与提升掺杂物活化的作用。在一实施例中，NMOS区域100的预先非结晶化注入是注入锑 (antimony)离子。在进行完预先非结晶化注入之后，至少(多晶硅)栅电极126的顶部分 与结晶基底20露出的部分会转变成非结晶态而形成非结晶区域131 (此后称为预先非结晶 化注入区域(PAI region) 131)。要注意锑的剂量必须大到足以将基底20非结晶化。另一 方面，锑的剂量应不影响之后注入的例如磷的η型杂质的结深度。于一示例实施例中，锑预 先非结晶化注入的剂量可小于约3 X IO13原子/cm2 (atom/cm2)，也可介于约3 X IO13原子/ cm2与约3X IO12原子/cm2之间。在锑预先非结晶化注入之后，移除光致抗蚀剂228。请参考图2B，例如光致抗蚀剂128的掩模覆盖NMOS区域100，而露出PMOS区域 200。进行另一预先非结晶化注入本文档来自技高网...

【技术保护点】
一种形成集成电路装置的方法，包括：提供一半导体基底；在该半导体基底上形成一栅极结构；通过注入一择自实质上由铟与锑所构成的群组的第一元素至邻接该栅极结构的半导体基底的顶部分进行预先非结晶化注入；以及在进行该预先非结晶化注入的步骤之后，注入一不同于该第一元素的第二元素至该半导体基底的顶部分中，其中当该第一元素包括铟时，该第二元素包括一ｐ型元素，且其中当该第一元素包括锑时，该第二元素包括一ｎ型元素。

【技术特征摘要】
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【专利技术属性】
技术研发人员：邱奕杭，傅竹韵，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]